JPS6396961A - 電界効果型トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 イ）産業上の利用９分野 本発明はリセス部内にゲート電極が形成される電界効果
型トランジスタＣ以下ＦＥＴと称す）の製造方法に関す
る亀のである。

口）従来の技術 砒化ガリウム（ＧａＡｓ　）はシリコン（ｓｌ）よりも
高い電子移動度を有しており、ＧａＡＪを用い六ショッ
トキバリヤ型のＦＩＥＴは超高周波用素子と・Ｕ使用さ
れている。このＩＦＫＴの特性改善のために種々の研究
開発（例えば特開昭５６−１３１９６３号公報や特開昭
６０−５７６７６号公報参照）されている。

ショットキバリヤ型の７１１ｉＴの概略構成図を第１図
１に示す。半絶繰性のＧａＡｌ１基板（１）上には、高
比抵抗のバッファ層（り及びｎ型動作層（３）が連続し
てエピタキシャル成長されてかり、この動作層（３）上
にオーミック接触をとってソース電極（４）とドレイン
電極（５）が形成されている。ソースとドレインの間、
即ちゲートの部分にはソース・ドレイン間飽和電流工ａ
ｓｓを調節する企めにリセス部（８）が形成され、との
リセス部（８）の中にゲート電極（１１）が動作層（３
）とショットキバリヤを形成して設けられている。

ｚ６ａｔｚけゲート電極（！り下の動作層（３）の７さ
ｄ〈よって大きく左右されるので、厚さｄの十分な制御
が必要とされる。この厚さとの制御は、形成するリセス
部（８）の深さ、つまりエツチング時間によってされる
。従来、エツチング時間け、ウニ／Ｓの周辺部の一部に
形成された素子をウニ／Ｓから分割し、この分割し企素
子を種々のエツチング時間でエツチングして、所望の１
．１ｓｓの得られるエツチング時間を決定してい六。し
かし、エピタキシャル成長層である動作層は、その厚さ
Ｋばらつきがある九め、前述のように決定し企エツチン
グ時間が必ずしもウェハの残りの部分の素子だ所望の工
４８Ｂを与えるものでけなかつ九。特に通常必要とされ
る素子はウエノ・の中心部のものが多く、ウニへの周辺
部と中心部とでは動作層の厚さは大抵異なっているので
、所望のｘ（Ｉｓｇは得られなかつ六。

また、素子の良否は、素子が完成し九後の特性測定で判
断されてい六ので、格子欠陥等に起因する不良の素子て
対しても最終工程ｉで施す必要があり、不良な素子の早
期排除はできず無駄な手間を掛けてい六。

（ハ）発明が解決しようとする問題点 本発明は上述の点に鑑みて為され念もので、所望の工１
ｔｓ−の得られるＩＦＭ’Ｉ’の製造方法を提供し、更
には不良の素子の早期の判断を可能にするものである。

二）問題点を解決するための手段 本発明は、半導体基板上にソース電極とドレイン電極を
形成する工程と、これらソース電極とドレイン電極の間
の半導体基板にリセス部を形成するエツチング工程と、
該エツチング工程後【超純水中で基板を洗浄しつつ、ソ
ース電極とドレイン電極間に電流を流してＸす８を測定
する測定工程と、得られ光工ｅＬｓｓが所望の値になる
まで前記エツチング工程と寥測定工程とを繰り返し、そ
の後、リセス部内にゲート電極を形成する工程とを含む
［ＩＴの製造方法である。

ホ）作　用 工ａｓ−を測定しなからリセス部を形成するので、所望
の！ｔｏｇｇを示す素子が容易に形成され、また製造途
中でＩａｅ−を測定することによってエリＳが飽和しな
い不良の素子の判別が早くにされる。

へ）実施例 本抛明方法の一実施例を第１図人乃至ア及び第２図を参
照しつつ説明する。半絶緻性ＧａＡ３基板＋１）上にバ
ッファ層（２）及びｎ型動作層（３）をＣＶＩ）法（あ
るいは液相エピタキシャル法や分子線エピタキシャル法
）により連続してエピタキシャル成長させる（第１図人
）。動作層（３）上にＧ５Ａｕ−Ｎｉ−ムＵを選択的に
蒸着してオーミック接触をとりソース電極（４）、ドレ
イン電極ｆｌｓ１を形成する（第１図Ｂ）。

更にその表面にレジスト（６）を全面塗布し該レジスト
（６）のゲート電極形成部位をフォトリソグラフィ技術
により選択的に除去する（第１図Ｃ）。

ここで、基板（ウェハ）の所望部分（成長させた動作層
の厚みが所望し企適当な厚さである部分）に形成される
素子のソース電極（４）、ドレイン電極（５）Ｋ１４８
ｇ測定用の針（？１ＬＸ７１））を接触させてから、レ
ジスト（６）をマスクとしてゲート領域にリセス部（８
）を、燐酸系エッチャントに浸漬してエツチングにより
形成する。そして第２図に示すように比抵抗がＩＯＭΩ
以上の超純水が流れる容器（９）に漬けて水洗する。た
だし、ウェハはリセス部の長手方向に立てる。同時に測
定器（ｌ唾にてソース、ドレイン間に電圧を印加し、電
流を流して工４ｓｓ　（ゲートバイアスは零）の測定を
行う。このとき、水洗用の水け１０ＭＩｎ以上の超純水
であり、この水の中は電流が流れない九め、測定は正確
にされる。測定により得らｉ′１六工ａＳ−の値が所望
の設計値より大きい場合には再度、エツチングを行い、
水洗しながら工（１０’の測定をする。工（１１！８が
設計値になるまでこの工程を繰り返す（第１図”）。

エリ−の測定例を第３図人及びＢに示す。夫々縦軸がド
レイン電流、横軸がドレイン電圧を示す。

第３図人のように、ドレイン電圧が小さい領域での傾き
が大きく、工ａｓｓが飽和するものけ、大概にして、ピ
ンチオフ電圧や伝達コンダクタンスが良い特性を示す。

つまり、良品の素子となりうる。

これに対して、第３図Ｂのようにドレイン電圧が小さい
領域での傾きが小さく、１＋、工ａｓｇが飽和しないも
の（バッファ層で電流が流れている）は、ピンチオフ電
圧が大きくなり、伝達コンダクタンスも悪く、不良の素
子となりつる。

上述の様にして、良品の素子と判断され要素子に対して
Ａ１を蒸着して（第１図１！りゲート電極（１１）をリ
セス部（８）内に形成し、不要のム１をレジスト（６）
とともに除去して、１＃Ｔを完成する（ＩＥＩ図Ｆ）。

ト）発明の効果 本発明方法によると、聰ｓｓを測定しながら、工ａ８ｆ
ｉを制御する六めのリセス部を形成するので、所望の工
υＩを呈する素子の作製が容易にできる。

更に、製造途中でｌｓｓを測定することＫより素子の良
不良の判断が早期にされて不良の素子の作製を途中で中
止することができるので、良品の素子だけの製造ができ
コストダウンに寄与できる。

ま九、工ｌ１ｓ８の測定は超純水中にて行われる光め、
リセス部の表面が室内雰囲気に晒されることはないので
、この表面が汚染されることもなく、リセス部に気泡が
入ってその後のエッチングエ糧に支障を来す虞もない。

【図面の簡単な説明】

第１図は本発明方法の一実施例の製造工程図、第２図は
測定工程の説明図、第３図はドレイン電流の特性図であ
る。 ｉ）・・・Ｇ３Ａｓ基板、（３）・・・動作層、（４）
・・・ソース電極、（６）・・・ドレインｆｔ極、（６
）・・・レジスト、（８）・・・リセス部、（ｌ（２）
・・・測定器、（１１）・・・ゲート電極。

Claims (1)

【特許請求の範囲】
1. 半導体基板上にソース電極とドレイン電極を形成する工
   程と、これらソース電極とドレイン電極の間の半導体基
   板にリセス部を形成するエッチング工程と、該エッチン
   グ工程後に超純水中で基板を水洗しつつ、ソース電極と
   ドレイン電極間に電流を流してソース・ドレイン間飽和
   電流を測定する測定工程と、得られたソース・ドレイン
   間飽和電流が所望の値となるまで前記エッチング工程と
   測定工程とを繰り返し、その後、リセス部内にゲート電
   極を形成する工程とを含むことを特徴とする電界効果型
   トランジスタの製造方法。