JPS6385952A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS6385952A JPS6385952A JP61230015A JP23001586A JPS6385952A JP S6385952 A JPS6385952 A JP S6385952A JP 61230015 A JP61230015 A JP 61230015A JP 23001586 A JP23001586 A JP 23001586A JP S6385952 A JPS6385952 A JP S6385952A
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- Japan
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- memory
- data
- image
- memories
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- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 114
- 101100112085 Arabidopsis thaliana CRT3 gene Proteins 0.000 abstract description 2
- 101100141330 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) RNR4 gene Proteins 0.000 abstract description 2
- 230000006378 damage Effects 0.000 abstract description 2
- 238000000034 method Methods 0.000 description 10
- 230000000694 effects Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Image Input (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は、例えば図形データや画像データ等を扱うデー
タ処理装置に関するものである。
タ処理装置に関するものである。
[従来の技術]
従来この種の装置では、画像データを格納するメモリを
1つしか持っていなかったため、例えばプリンタなどへ
の画像出力中に、CRT等に画像データを表示するよう
な場合、CPUは画像メモリをアクセスすることができ
なかった。また画像メモリはメモリ容量が大きく、CR
Tやプリンタ等に出力するときなどは大変時間がかかる
ため、その処理が終了するまで長い時間待たされる場合
があった。また更に、電源断があったときは表示されて
いる画像メモリの内容が消えてしまうという問題があっ
た。
1つしか持っていなかったため、例えばプリンタなどへ
の画像出力中に、CRT等に画像データを表示するよう
な場合、CPUは画像メモリをアクセスすることができ
なかった。また画像メモリはメモリ容量が大きく、CR
Tやプリンタ等に出力するときなどは大変時間がかかる
ため、その処理が終了するまで長い時間待たされる場合
があった。また更に、電源断があったときは表示されて
いる画像メモリの内容が消えてしまうという問題があっ
た。
[発明が解決しようとする問題点]
本発明は上記従来例に鑑みなされたもので、例えば電源
断等によるデータの破壊を防止したデータの処理装置を
提供することを目的とする。
断等によるデータの破壊を防止したデータの処理装置を
提供することを目的とする。
また本発明は出力機器に対応させた出力データ用メモリ
を備えることにより、データ処理効率を向上させたデー
タ処理装置を提供することを目的とする。
を備えることにより、データ処理効率を向上させたデー
タ処理装置を提供することを目的とする。
[問題点を解決するための手段]
上記目的を達成するために本発明のデータ処理装置は以
下の様な構成からなる。即ち、互いに関連づけられるア
ドレス空間に設けられた少なくとも2つのメモリと、該
メモリの内容を出力する出力手段と、前記メモリの書込
み及び読出しを制御するとともに、前記メモリを独立し
て読出し可能な制御手段とを備える。
下の様な構成からなる。即ち、互いに関連づけられるア
ドレス空間に設けられた少なくとも2つのメモリと、該
メモリの内容を出力する出力手段と、前記メモリの書込
み及び読出しを制御するとともに、前記メモリを独立し
て読出し可能な制御手段とを備える。
[作用]
以上の構成において、メモリの少なくとも1つが不揮発
メモリで、他のメモリの少なくとも1つが揮発メモリで
あって、メモリへの書込み時、制御手段は全メモリに同
時に同一データを書込むように動作するとともに、制御
手段は特定のメモリを選択して読出すことができるよう
に動作する。
メモリで、他のメモリの少なくとも1つが揮発メモリで
あって、メモリへの書込み時、制御手段は全メモリに同
時に同一データを書込むように動作するとともに、制御
手段は特定のメモリを選択して読出すことができるよう
に動作する。
[実施例]
以下、添付図面を参照して本発明の実施例を詳細に説明
する。
する。
[データ処理装置の説明(第1図、第2図)]第1図は
本発明の一実施例のデータ処理装置のブロック図である
。
本発明の一実施例のデータ処理装置のブロック図である
。
図中、1はROMに内蔵されている制御プログラムに従
って装置全体の制御を行う、例えばマイクロプロセッサ
等のCPUで、制御プログラムやデータ等を格納するR
OMやワークエリアとしてのRA M等を含んでいる。
って装置全体の制御を行う、例えばマイクロプロセッサ
等のCPUで、制御プログラムやデータ等を格納するR
OMやワークエリアとしてのRA M等を含んでいる。
2はCRT3に表示する表示データを格納するデュアル
ポートの画像メモリ、4は画像メモリ2のデータを読出
してCRT3に表示するCRTコントローラである。
ポートの画像メモリ、4は画像メモリ2のデータを読出
してCRT3に表示するCRTコントローラである。
5はCRT3の表示データと同一のデータをイメージで
プリント出力するプリンタ、6はCPU1からみて画像
メモリ2と同一のアドレス空間にある不揮発メモリで、
例えばバッテリでバックアップされているRAM等で構
成されている。
プリント出力するプリンタ、6はCPU1からみて画像
メモリ2と同一のアドレス空間にある不揮発メモリで、
例えばバッテリでバックアップされているRAM等で構
成されている。
7.8はそれぞれメモリ制御部9よりの制御信号12.
13に従って、画像メモリ2と不揮発メモリ6への書込
み及び読出しを制御するゲートである。9はCPUIの
指示により各種制御信号を出力して、画像メモリ2や不
揮発メモリ6への入出力を制御するメモリ制御部である
。10.11はそれぞれ画像メモリ2と不揮発メモリ6
の読出し及び書込みとを制御する制御信号、12.13
はそれぞれゲート7.8を制御する制御信号である。1
4はCPUIのアドレスバスやデータバス及び制御信号
等を含むシステムバスである。
13に従って、画像メモリ2と不揮発メモリ6への書込
み及び読出しを制御するゲートである。9はCPUIの
指示により各種制御信号を出力して、画像メモリ2や不
揮発メモリ6への入出力を制御するメモリ制御部である
。10.11はそれぞれ画像メモリ2と不揮発メモリ6
の読出し及び書込みとを制御する制御信号、12.13
はそれぞれゲート7.8を制御する制御信号である。1
4はCPUIのアドレスバスやデータバス及び制御信号
等を含むシステムバスである。
第2図はcputからみたメモリ空間を示し、画像メモ
リ2のメモリ空間20と不揮発メモリ6の空間21とは
同一アドレス空間にあることを表わしている。
リ2のメモリ空間20と不揮発メモリ6の空間21とは
同一アドレス空間にあることを表わしている。
CPUIはメモリへのデータ書込み時、画像メモリ2と
不揮発メモリ6に同時に同一データを書込む。この時C
PUIは、メモリ制御部9にモード設定の指示を与えて
、ゲート7.8をオープンさせ、CPUIよりの書込み
信号に対応して各メモリ2.6に制御信号10.11に
より書込み指示を出力するように指示する。CPUIが
システムバス14にアドレス信号と書込みデータ、それ
に書込み信号を出力することによりゲート7.8を介し
て画像メモリ2と不揮発メモリ6の同一アドレスに同一
データが書込まれる。
不揮発メモリ6に同時に同一データを書込む。この時C
PUIは、メモリ制御部9にモード設定の指示を与えて
、ゲート7.8をオープンさせ、CPUIよりの書込み
信号に対応して各メモリ2.6に制御信号10.11に
より書込み指示を出力するように指示する。CPUIが
システムバス14にアドレス信号と書込みデータ、それ
に書込み信号を出力することによりゲート7.8を介し
て画像メモリ2と不揮発メモリ6の同一アドレスに同一
データが書込まれる。
画像メモリ2のデータはCRTコントローラ4によって
CRT3に表示され、不揮発メモリ6の内容はプリンタ
5に出力される。
CRT3に表示され、不揮発メモリ6の内容はプリンタ
5に出力される。
画像メモリ2あるいは不揮発メモリ6よりの読出しは、
CPUIがメモリ制御部9に読出しモードおよび読出す
メモリの指定を行うことにより、ゲート7あるいはゲー
ト8を介して画像メモリ2あるいは不揮発メモリ6のい
ずれかよりデータの読出しが可能となる。
CPUIがメモリ制御部9に読出しモードおよび読出す
メモリの指定を行うことにより、ゲート7あるいはゲー
ト8を介して画像メモリ2あるいは不揮発メモリ6のい
ずれかよりデータの読出しが可能となる。
[メモリへの書込み処理の説明 (第3図)]]第3は
CPUIによるメモリ2.6へのデータ書込み処理のフ
ローチャートである。
CPUIによるメモリ2.6へのデータ書込み処理のフ
ローチャートである。
まずステップS1でメモリ制御部9にデータの書込みを
指示する。これによりメモリ制御部9は制御信号12.
13によりゲート7.8をオーブンにして、システムバ
ス14と画像メモリ2及び不揮発メモリ6とをそれぞれ
接続する。
指示する。これによりメモリ制御部9は制御信号12.
13によりゲート7.8をオーブンにして、システムバ
ス14と画像メモリ2及び不揮発メモリ6とをそれぞれ
接続する。
ステップS2でCPUIはシステムバス14にアドレス
とデータを出力し、ステップS3で書込み信号を出力す
る。このときメモリ制御部9は制御信号10.11を出
力して、画像メモリ2と不揮発メモリ6の夫々にシステ
ムバス14上のデータを書込む。ステップS4では全デ
ータの書込みが終了したかを調べ、終了していないとき
はステップS2に戻るが、終了した時はステップS5に
進み、書込み終了指示をメモリ制御部9に与えて処理を
終了する。これによりメモリ制御部9はゲート7.8を
クローズしてシステムバスとメモリ2.6とを切り、離
す。
とデータを出力し、ステップS3で書込み信号を出力す
る。このときメモリ制御部9は制御信号10.11を出
力して、画像メモリ2と不揮発メモリ6の夫々にシステ
ムバス14上のデータを書込む。ステップS4では全デ
ータの書込みが終了したかを調べ、終了していないとき
はステップS2に戻るが、終了した時はステップS5に
進み、書込み終了指示をメモリ制御部9に与えて処理を
終了する。これによりメモリ制御部9はゲート7.8を
クローズしてシステムバスとメモリ2.6とを切り、離
す。
[メモリよりの読出し処理の説明(第4図)]]第4は
画像メモリ2あるいは不揮発メモリ6よりの読出し処理
のフローチャートである。
画像メモリ2あるいは不揮発メモリ6よりの読出し処理
のフローチャートである。
ステップSIOでメモリ制御部9に読出したいメモリを
指示する。これによりメモリ制御部9は制御信号12あ
るいは13により、対応するメモリのゲートをオーブン
して、システムバス14とメモリのバスとを接続する。
指示する。これによりメモリ制御部9は制御信号12あ
るいは13により、対応するメモリのゲートをオーブン
して、システムバス14とメモリのバスとを接続する。
ステップS11ではメモリを読出し、ステップS12で
メモリの読出しが終了したかをみる。読出しが終了する
とステップ313に進み、読出し終了指示をメモリ制御
部9に与え、ゲート7.8をクローズにして処理を終了
する。
メモリの読出しが終了したかをみる。読出しが終了する
とステップ313に進み、読出し終了指示をメモリ制御
部9に与え、ゲート7.8をクローズにして処理を終了
する。
尚、不揮発メモリ6よりプリンタ5へのデータの出力は
、ゲート8をオーブンにしてCPUIがシステムバス1
4より読出しアドレスを与え、メモリ制御部9よりの制
御信号11によって不揮発メモリが読出されることによ
り実行される。
、ゲート8をオーブンにしてCPUIがシステムバス1
4より読出しアドレスを与え、メモリ制御部9よりの制
御信号11によって不揮発メモリが読出されることによ
り実行される。
以上説明した様に本実施例によれば、表示用のメモリと
プリント出力用のそれぞれのメモリを備えることにより
、例えば画像データのハードコピを行いながら、画像デ
ータの表示を行えるようになるため、画像データを表示
しながら、画像データに対し処理が行うことができるた
め、処理効率が向上するという効果がある。
プリント出力用のそれぞれのメモリを備えることにより
、例えば画像データのハードコピを行いながら、画像デ
ータの表示を行えるようになるため、画像データを表示
しながら、画像データに対し処理が行うことができるた
め、処理効率が向上するという効果がある。
[電源再入力時の説明 (第5図)]
第5図は電源再投入時のフローチャートである。
本プログラム、は電源の再投入によって開始され、まず
ステップS20でCPUIのROMに記憶されているO
S (Operating System)を起動し
、ステップS21で同じ<ROMに格納されている画像
処理プログラムを起動する0次にステップS22で不揮
発メモリ6に格納されている画像データを画像メモリ2
に転送する。そしてステップS23で画像メモリ2から
、最初の一画面分の画像データをCRTコントローラ4
に転送してCRT3に表示する。この後、ステップS2
4で通常の処理に進む。
ステップS20でCPUIのROMに記憶されているO
S (Operating System)を起動し
、ステップS21で同じ<ROMに格納されている画像
処理プログラムを起動する0次にステップS22で不揮
発メモリ6に格納されている画像データを画像メモリ2
に転送する。そしてステップS23で画像メモリ2から
、最初の一画面分の画像データをCRTコントローラ4
に転送してCRT3に表示する。この後、ステップS2
4で通常の処理に進む。
このように、不揮発性メモリを用いることにより、突然
の電源断によって画像メモリの内容が破壊されても、不
揮発性メモリに画像データが残っているため、電源の復
帰後、直ちにもと画像データが表示できるという効果が
ある。
の電源断によって画像メモリの内容が破壊されても、不
揮発性メモリに画像データが残っているため、電源の復
帰後、直ちにもと画像データが表示できるという効果が
ある。
また比較的低速の不揮発メモリをプリンタなどの出力バ
ッファとし゛、他の高速の揮発性メモリをCRT等の高
速I10用のメモリとして用いることにより、メモリの
使用効率が向上するという利点がある。
ッファとし゛、他の高速の揮発性メモリをCRT等の高
速I10用のメモリとして用いることにより、メモリの
使用効率が向上するという利点がある。
尚、本実施例では画像メモリと不揮発メモリの2つが同
一アドレス空間にあるとしたが、2つのメモリだけでは
なく、他に多数のメモリが同一アドレス空間にあっても
よいことはもちろんである。
一アドレス空間にあるとしたが、2つのメモリだけでは
なく、他に多数のメモリが同一アドレス空間にあっても
よいことはもちろんである。
[発明の効果]
以上述べた如く本発明によれば、例えば電源断等による
データの破壊が防止できるという効果がある。
データの破壊が防止できるという効果がある。
また本発明によれば、データの処理効率を向上させたデ
ータ処理装置を提供できた。
ータ処理装置を提供できた。
第1図はデータ処理装置のブロック図、第2図はCPU
のメモリ空間を示す図、第3図はCPUによるメモリへ
の書込み処理のフローチャート 第4図はCPUによるメそすよりの読出し処理のフロー
チャート、 第5図は電源投入時の画像表示処理のフローチャートで
ある。 図中、1・・−CPtl、2・・・画像メモリ、3・・
・CRT、4・・−CRTコントローラ、5・・・プリ
ンタ、6・・・不揮発メモリ、7.8・・・ゲート、9
・・・メモリ制御部、10〜13・・・制御信号である
。 特許出願人 キャノン株式会社 第1図 第2図 第3図
のメモリ空間を示す図、第3図はCPUによるメモリへ
の書込み処理のフローチャート 第4図はCPUによるメそすよりの読出し処理のフロー
チャート、 第5図は電源投入時の画像表示処理のフローチャートで
ある。 図中、1・・−CPtl、2・・・画像メモリ、3・・
・CRT、4・・−CRTコントローラ、5・・・プリ
ンタ、6・・・不揮発メモリ、7.8・・・ゲート、9
・・・メモリ制御部、10〜13・・・制御信号である
。 特許出願人 キャノン株式会社 第1図 第2図 第3図
Claims (1)
- 互いに関連づけられるアドレス空間に設けられた少な
くとも2つのメモリと、該メモリの内容を出力する出力
手段と、前記メモリの書込み及び読出しを制御するとと
もに、前記メモリを独立して読出し可能な制御手段とを
備え、前記メモリの少なくとも1つが不揮発メモリで、
他のメモリの少なくとも1つが揮発メモリであつて、前
記メモリへの書込み時、前記制御手段は前記メモリに同
一データを書込むようにしたことを特徴とするデータ処
理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61230015A JPS6385952A (ja) | 1986-09-30 | 1986-09-30 | デ−タ処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61230015A JPS6385952A (ja) | 1986-09-30 | 1986-09-30 | デ−タ処理装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6385952A true JPS6385952A (ja) | 1988-04-16 |
Family
ID=16901244
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61230015A Pending JPS6385952A (ja) | 1986-09-30 | 1986-09-30 | デ−タ処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6385952A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0238640U (ja) * | 1988-09-01 | 1990-03-14 | ||
JPH0433031A (ja) * | 1990-05-24 | 1992-02-04 | Tokyo Electric Co Ltd | 画像メモリを備えた電子機器 |
JPH04266142A (ja) * | 1991-02-20 | 1992-09-22 | Nec Corp | ソフトウェア設定のスイッチ回路 |
JP2010267136A (ja) * | 2009-05-15 | 2010-11-25 | Rohm Co Ltd | データ処理装置 |
-
1986
- 1986-09-30 JP JP61230015A patent/JPS6385952A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0238640U (ja) * | 1988-09-01 | 1990-03-14 | ||
JPH0433031A (ja) * | 1990-05-24 | 1992-02-04 | Tokyo Electric Co Ltd | 画像メモリを備えた電子機器 |
JPH04266142A (ja) * | 1991-02-20 | 1992-09-22 | Nec Corp | ソフトウェア設定のスイッチ回路 |
JP2010267136A (ja) * | 2009-05-15 | 2010-11-25 | Rohm Co Ltd | データ処理装置 |
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