JPS6381973A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6381973A JPS6381973A JP61225905A JP22590586A JPS6381973A JP S6381973 A JPS6381973 A JP S6381973A JP 61225905 A JP61225905 A JP 61225905A JP 22590586 A JP22590586 A JP 22590586A JP S6381973 A JPS6381973 A JP S6381973A
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- JP
- Japan
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- dram
- signal pins
- wiring pattern
- pin arrangement
- signal
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- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 8
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 230000012447 hatching Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3421—Leaded components
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置、特に面付用電子部品を、基板に両
面材した場合に、両面に実装した素子の信号ピンを並列
接続する回路構成が可能な装置に係り、特にメモリ素子
等の多数のアドレス信号を持つ素子の実装に好適な実装
及び信号配線方法に関する。
面材した場合に、両面に実装した素子の信号ピンを並列
接続する回路構成が可能な装置に係り、特にメモリ素子
等の多数のアドレス信号を持つ素子の実装に好適な実装
及び信号配線方法に関する。
個々の電子部品を支持し電気信号を接続するための実装
方法には、プリント基板が最も一般的である。その信号
配線層数は、部品の実装密度が高くなるに伴い増加し、
基板は高価なものとなる。
方法には、プリント基板が最も一般的である。その信号
配線層数は、部品の実装密度が高くなるに伴い増加し、
基板は高価なものとなる。
そのため、配線の本数を減らし、また配線の長さを短ク
シ、それぞれの配線の交差を減らすことが基板を安価に
製作するための基本となっている。
シ、それぞれの配線の交差を減らすことが基板を安価に
製作するための基本となっている。
近年さらに部品の実装密度を向上させるために、基板の
両面に、面付実装する技術が普及してきたため、基板の
配線本数と交差は益々増加し、複雑となり、配線層数が
増加して、基板はより高価なものとなってきている。
両面に、面付実装する技術が普及してきたため、基板の
配線本数と交差は益々増加し、複雑となり、配線層数が
増加して、基板はより高価なものとなってきている。
そこで本発明の目的は、鏡面対称のピン配置を有する素
子を使用することにより、上記両面面付実装に使用する
基板の配線本数を減らし、その配線層数を減らすことに
より安価な基板を製作することにある。
子を使用することにより、上記両面面付実装に使用する
基板の配線本数を減らし、その配線層数を減らすことに
より安価な基板を製作することにある。
上記目的は、特に半導体メモリ素子のように、多数のア
ドレス信号ピンやデータ信号ピンを持ち、それを複数個
並列に接続する回路構成の時、その鏡面対称のピン配置
を持つ同一機能のメモリ素子を基板の両面に鏡面対称に
なるように実装する。
ドレス信号ピンやデータ信号ピンを持ち、それを複数個
並列に接続する回路構成の時、その鏡面対称のピン配置
を持つ同一機能のメモリ素子を基板の両面に鏡面対称に
なるように実装する。
基板をはさんで向かい合う素子の信号ピンは回路上共通
にすることができるので、それぞれ向かい合う信号ピン
を信号ピン接続のランド近傍でスルーホールを介して接
続する。これにより向い合う信号ピンの配線本数は２本
から１本へ減らすことができる。
にすることができるので、それぞれ向かい合う信号ピン
を信号ピン接続のランド近傍でスルーホールを介して接
続する。これにより向い合う信号ピンの配線本数は２本
から１本へ減らすことができる。
上記方法で、向い合う信号をスルーホール接続すること
で配線が１水域る。この構成が多ければ多い程、基板全
体の配線総本数は減少し、配線層数を減らすことができ
るわけである。
で配線が１水域る。この構成が多ければ多い程、基板全
体の配線総本数は減少し、配線層数を減らすことができ
るわけである。
以下、本発明の一実施例を第１図により説明する。
本実施例は、２５６にビットダイナミックランダムアク
セスメモリ（以下ＤＲＡＭ）の直付用索子を実装したも
のである。プリント基板２の上面に通常のＤ ＲＡ Ｍ
素子１を実装し、下面にその鏡面対称ピン配置を有する
同一機能のＤＲＡＭ３を実装する。この場合、第２図（
ａ）、（１））に示すようにＤＲＡＭ素子１と３を向か
い合わせにすると、各機能の信号ピンが対応した位置に
合せることができる。したがって、制御信号ＣＴＩ、Ｗ
Ｅ及びアドレス信号端子ＡＯ−Ａ８をスルーホール４を
介して接続する。それらのそれぞれの信号端子を各１本
の配線で他のＤＲＡＭ素子と接続する。
セスメモリ（以下ＤＲＡＭ）の直付用索子を実装したも
のである。プリント基板２の上面に通常のＤ ＲＡ Ｍ
素子１を実装し、下面にその鏡面対称ピン配置を有する
同一機能のＤＲＡＭ３を実装する。この場合、第２図（
ａ）、（１））に示すようにＤＲＡＭ素子１と３を向か
い合わせにすると、各機能の信号ピンが対応した位置に
合せることができる。したがって、制御信号ＣＴＩ、Ｗ
Ｅ及びアドレス信号端子ＡＯ−Ａ８をスルーホール４を
介して接続する。それらのそれぞれの信号端子を各１本
の配線で他のＤＲＡＭ素子と接続する。
なお、ＮＧは回路結線を行わない通称「空きピン」であ
る、第３図に、その配線パターン例を示す。
る、第３図に、その配線パターン例を示す。
第３図（ａ）は、ＤＲＡＭ素子１を実装する第１層（お
もて面）の配線パターンである８ （ｂ）は。
もて面）の配線パターンである８ （ｂ）は。
その鏡面対称素子３を実装する第２層（裏面）の配線パ
ターンである９図中長方形のハツチングで示した部分は
第２図のピン配置に対応したプリント基板の半田接続端
子である。（ａ）、（ｂ）のパターン図は、第１層側か
ら透視し７た図であり、それぞれＤＲＡＭ素子１個分の
配線を示している。
ターンである９図中長方形のハツチングで示した部分は
第２図のピン配置に対応したプリント基板の半田接続端
子である。（ａ）、（ｂ）のパターン図は、第１層側か
ら透視し７た図であり、それぞれＤＲＡＭ素子１個分の
配線を示している。
なお、プリント基板の前述したスルーホール接続部４は
Ｏ印で示している。この等価回路図が第４図である。こ
の回路構成を説明する。
Ｏ印で示している。この等価回路図が第４図である。こ
の回路構成を説明する。
ロウアドレスを取り込み、ＤＲＡＭ素子を動作可能状態
にするＲＡＳ信号を、第１層側素子１用のＲＡＳＯと、
第２層側素子３用の旧口番の２本設け、２バンク構成と
している。カラムアドレスを取り込むστ１信号、読み
出し及び書き込みを切り換えるＷＥ倍信号読み出しデー
タＤｉｎ書き込みデータＤ ｏｕｔ、アドレス信号ＡＯ
−Ａ８をそれぞれ第１図で示す方法で結線している。本
図は、Ｄｏ及びＤｌの２ビツト入出力しか示していない
が、Ｄ２〜Ｄｎの上位ビットに対しても同様である。
にするＲＡＳ信号を、第１層側素子１用のＲＡＳＯと、
第２層側素子３用の旧口番の２本設け、２バンク構成と
している。カラムアドレスを取り込むστ１信号、読み
出し及び書き込みを切り換えるＷＥ倍信号読み出しデー
タＤｉｎ書き込みデータＤ ｏｕｔ、アドレス信号ＡＯ
−Ａ８をそれぞれ第１図で示す方法で結線している。本
図は、Ｄｏ及びＤｌの２ビツト入出力しか示していない
が、Ｄ２〜Ｄｎの上位ビットに対しても同様である。
本発明によれば、従来の４層以上の多層基板を２層にす
ることができ、安価な基板とすることができる。
ることができ、安価な基板とすることができる。
第１図は本発明の一実施例の２５６にビットＤＲＡＭ面
付素子を両面に実装した断面図、第２図（ａ）、（ｂ）
は第１図に実装した２つの素子のそれぞれ通常のピン配
置の素子とその鏡面対称のピン配置の素子との上面図、
第３図（ａ）、（ｂ）は第１回に示した基板の配線を第
１層と第２層に分けて示す配線図、第４図はプリント基
板に実装したＤ−ＲＡＭ素子の等価回路である。 １・・・通常の２５６にビットＤＲＡＭ素子、２・・・
プリント基板、３・・・鏡面対称の２５６にビットＤＲ
ＡＭ素子、４・・・基板のスルーホール、５・・・チッ
プコンデンサ、６・・・第１層の配線パターン、７・・
・第２層の配線パタ第１図 １・・・ＤＲＡＭ素子 ２・・・基板 ３・・・１のｉｌ１画対称素子 ４・・・スルーホール ５・・・チップコンデンサ ６・・・第４層配線 ７・・・箆２層艷電 （ａ） （ｂ）（ａ） ＡＩ Ｖｃｃ Ａ７ Ａｓ （ｂ） ・Ａ５ Ａ７ Ｖｃｃ Ａｌ
付素子を両面に実装した断面図、第２図（ａ）、（ｂ）
は第１図に実装した２つの素子のそれぞれ通常のピン配
置の素子とその鏡面対称のピン配置の素子との上面図、
第３図（ａ）、（ｂ）は第１回に示した基板の配線を第
１層と第２層に分けて示す配線図、第４図はプリント基
板に実装したＤ−ＲＡＭ素子の等価回路である。 １・・・通常の２５６にビットＤＲＡＭ素子、２・・・
プリント基板、３・・・鏡面対称の２５６にビットＤＲ
ＡＭ素子、４・・・基板のスルーホール、５・・・チッ
プコンデンサ、６・・・第１層の配線パターン、７・・
・第２層の配線パタ第１図 １・・・ＤＲＡＭ素子 ２・・・基板 ３・・・１のｉｌ１画対称素子 ４・・・スルーホール ５・・・チップコンデンサ ６・・・第４層配線 ７・・・箆２層艷電 （ａ） （ｂ）（ａ） ＡＩ Ｖｃｃ Ａ７ Ａｓ （ｂ） ・Ａ５ Ａ７ Ｖｃｃ Ａｌ
Claims (1)
- １、複数の多信号ピンを持つ半導体素子とそれらを両面
で支持し、それら信号ピンを各々並列に電気的接続を行
う基板から成る電子回路装置において、前記複数の信号
ピンを持つ半導体と、その鏡面対称ピン配置を有する同
一機能の半導体とを前記基板の両面に互いに鏡面対称と
なる位置に実装したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61225905A JP2515755B2 (ja) | 1986-09-26 | 1986-09-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61225905A JP2515755B2 (ja) | 1986-09-26 | 1986-09-26 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6381973A true JPS6381973A (ja) | 1988-04-12 |
| JP2515755B2 JP2515755B2 (ja) | 1996-07-10 |
Family
ID=16836724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61225905A Expired - Lifetime JP2515755B2 (ja) | 1986-09-26 | 1986-09-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2515755B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0430458A2 (en) * | 1989-12-01 | 1991-06-05 | STMicroelectronics Limited | Semiconductor chip packages |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5248418U (ja) * | 1975-10-02 | 1977-04-06 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2550051C2 (de) * | 1975-11-07 | 1989-05-18 | Gewerkschaft Eisenhütte Westfalia, 4670 Lünen | Ladeeinrichtung für das Verladen des Haufwerks auf das Kopfende eines Förderers in Vortriebs- oder Gewinnungsbetrieben |
-
1986
- 1986-09-26 JP JP61225905A patent/JP2515755B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5248418U (ja) * | 1975-10-02 | 1977-04-06 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0430458A2 (en) * | 1989-12-01 | 1991-06-05 | STMicroelectronics Limited | Semiconductor chip packages |
| US5165067A (en) * | 1989-12-01 | 1992-11-17 | Inmos Limited | Semiconductor chip packages |
| US5512783A (en) * | 1989-12-01 | 1996-04-30 | Inmos Limited | Semiconductor chip packages |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2515755B2 (ja) | 1996-07-10 |
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