JPS6381555A - マルチバス制御方式 - Google Patents
マルチバス制御方式Info
- Publication number
- JPS6381555A JPS6381555A JP61225888A JP22588886A JPS6381555A JP S6381555 A JPS6381555 A JP S6381555A JP 61225888 A JP61225888 A JP 61225888A JP 22588886 A JP22588886 A JP 22588886A JP S6381555 A JPS6381555 A JP S6381555A
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- Japan
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- bus
- module
- modules
- control
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- 230000002159 abnormal effect Effects 0.000 claims description 8
- 230000002950 deficient Effects 0.000 abstract description 3
- 230000007547 defect Effects 0.000 abstract description 2
- 230000002401 inhibitory effect Effects 0.000 abstract 1
- 238000000034 method Methods 0.000 description 11
- 230000004044 response Effects 0.000 description 5
- 230000009977 dual effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000005856 abnormality Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Debugging And Monitoring (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明はマルチバス制御方式に関し、特にマルチバスに
接続されたモジュールに故障が生じた場合に、当該モジ
ュールを切離してシステム全体に影響を与えないように
したマルチバス制御方式に関するものである。
接続されたモジュールに故障が生じた場合に、当該モジ
ュールを切離してシステム全体に影響を与えないように
したマルチバス制御方式に関するものである。
従来技術
従来、一般的に行われている並列方式における優先順位
決定方式は、各モジュールから来る優先入力信号を、エ
ンコード・デコードし、各モジュールに優先権を与える
というものであった。
決定方式は、各モジュールから来る優先入力信号を、エ
ンコード・デコードし、各モジュールに優先権を与える
というものであった。
ここで、問題となるのは、優先権を与えられたモジュー
ルに故障が生じ、かつ、バス優先入力信号を出し放しに
なった場合、すべてのモジュールが止まってしまうこと
である。
ルに故障が生じ、かつ、バス優先入力信号を出し放しに
なった場合、すべてのモジュールが止まってしまうこと
である。
目 的
本発明は上記事情に鑑みてなされたもので、その目的と
するところは、従来のマルチバス制御方式における上述
の如き問題を解消し、電源投入時にバス上のモジュール
をチェックし、もし、異常のあるモジュールが有れば、
そのモジュールにバス獲得権を与えな゛いようにして、
１つのモジュールが不良のため、すべてのモジュールが
動作しないという事態になるのを防止可能な、マルチバ
ス制御方式を提供することにある。
するところは、従来のマルチバス制御方式における上述
の如き問題を解消し、電源投入時にバス上のモジュール
をチェックし、もし、異常のあるモジュールが有れば、
そのモジュールにバス獲得権を与えな゛いようにして、
１つのモジュールが不良のため、すべてのモジュールが
動作しないという事態になるのを防止可能な、マルチバ
ス制御方式を提供することにある。
構 成
本発明の上記目的は、ＣＰＵとマルチバス、およびこれ
に接続される複数のモジュールを有し、並列方式の優先
順位決定を行うマルチバスシステムにおいて、前記各モ
ジュールからのバス要求信号線に制御スイッチを設けて
、電源投入時、バス上のモジュールをチェックし、異常
なモジュールに対しては前記制御スイッチを切断して切
離すことにより、バス獲得権を与えないようにしたこと
を特徴とするマルチバス制御方式によって達成される。
に接続される複数のモジュールを有し、並列方式の優先
順位決定を行うマルチバスシステムにおいて、前記各モ
ジュールからのバス要求信号線に制御スイッチを設けて
、電源投入時、バス上のモジュールをチェックし、異常
なモジュールに対しては前記制御スイッチを切断して切
離すことにより、バス獲得権を与えないようにしたこと
を特徴とするマルチバス制御方式によって達成される。
以下、本発明の構成を、実施例に基づいてより詳細に説
明する。
明する。
第２図は本発明の一実施例であるマルチバスシステムを
示す構成図である。図において、１はＣＰＵ、２は該Ｃ
ＰＵＩ内に設けられたデュアルポートメモリ、３はマル
チバス、４−１〜４−Ｎは該マルチバス３を介して上記
ＣＰＵＩに接続されているモジュールを示している。
示す構成図である。図において、１はＣＰＵ、２は該Ｃ
ＰＵＩ内に設けられたデュアルポートメモリ、３はマル
チバス、４−１〜４−Ｎは該マルチバス３を介して上記
ＣＰＵＩに接続されているモジュールを示している。
第３図は上記システムに設けられた並列プライオリティ
制御回路の構成を示す図である。図において、４−１〜
４−Ｎは前記モジュール、５−１〜５−Ｎは上記各モジ
ュールからのバス要求信号ＢＲＥＱＩ〜ＢＲＥＱＮをオ
ン・オフする制御スイッチ、６は前記ＣＰＵＩとの間の
制御信号入出力部、７Ａ、７Ｂはプライオリティ・エン
コーダ。
制御回路の構成を示す図である。図において、４−１〜
４−Ｎは前記モジュール、５−１〜５−Ｎは上記各モジ
ュールからのバス要求信号ＢＲＥＱＩ〜ＢＲＥＱＮをオ
ン・オフする制御スイッチ、６は前記ＣＰＵＩとの間の
制御信号入出力部、７Ａ、７Ｂはプライオリティ・エン
コーダ。
デコーダを示している。
本並列プライオリティ制御回路の一般的な動作は、各モ
ジュールからのバス要求信号ＢＲＥＱＩ〜ＢＲＥＱＮを
プライオリティ・エンコーダ７Ａに入力し、その出力を
プライオリティ・デコーダ７Ｂに入力して、そのモジュ
ールよりプライオリティの高いモジュールのバス要求が
無ければ、バス獲得信号ＢＰＲＮＩ〜ＢＰＲＮＮを得る
というものである６本実施例においては、上記バス要求
信号ＢＲＥＱＩ〜ＢＲＥＱＮと、プライオリティ・エン
コーダ７Ａとの間に制御スイッチ５−１〜５−Ｎを設け
て、この制御スイッチ５−１〜５−ＮをＣＰＵ１からの
制御信号８１〜ＳＮで制御しすることにより、前記モジ
ュール４−１〜４−Ｎをバスと接続したり、切離したり
する如く構成したものである。
ジュールからのバス要求信号ＢＲＥＱＩ〜ＢＲＥＱＮを
プライオリティ・エンコーダ７Ａに入力し、その出力を
プライオリティ・デコーダ７Ｂに入力して、そのモジュ
ールよりプライオリティの高いモジュールのバス要求が
無ければ、バス獲得信号ＢＰＲＮＩ〜ＢＰＲＮＮを得る
というものである６本実施例においては、上記バス要求
信号ＢＲＥＱＩ〜ＢＲＥＱＮと、プライオリティ・エン
コーダ７Ａとの間に制御スイッチ５−１〜５−Ｎを設け
て、この制御スイッチ５−１〜５−ＮをＣＰＵ１からの
制御信号８１〜ＳＮで制御しすることにより、前記モジ
ュール４−１〜４−Ｎをバスと接続したり、切離したり
する如く構成したものである。
第１図は本実施例の動作を示すフローチャートである。
以下、第１図〜第３図を用いて、本実施例の動作を説明
する。
する。
システムの電源投入時、システム内の各モジュールが、
自モジュールのチェックを行い、その結果をＣＰＵＩ内
の前記デュアルポートメモリ２に書込む。ＣＰＵ側は、
この信号を読んで以下の処理を行うことになる。
自モジュールのチェックを行い、その結果をＣＰＵＩ内
の前記デュアルポートメモリ２に書込む。ＣＰＵ側は、
この信号を読んで以下の処理を行うことになる。
まず、モジュールからの応答の有無をチェックする（処
理１１）。この時点で、モジュールから何の応答もない
ということは、バスがロックしている状態と考えられる
ので、ＣＰＵＩは制御信号８１〜ＳＮを順次１本づつイ
ンアクティブにして、各モジュールの前記バス要求信号
ＢＲＥＱＩ〜ＢＲＥＱＮを切り、どのモジュールが不良
であるかを調べる（処理１２〜１５）。
理１１）。この時点で、モジュールから何の応答もない
ということは、バスがロックしている状態と考えられる
ので、ＣＰＵＩは制御信号８１〜ＳＮを順次１本づつイ
ンアクティブにして、各モジュールの前記バス要求信号
ＢＲＥＱＩ〜ＢＲＥＱＮを切り、どのモジュールが不良
であるかを調べる（処理１２〜１５）。
処理１１における判定において応答がある場合、および
、処理１２〜１５のチェックにより異常のあるモジュー
ルが切離され、応答が得られるようになった場合は、処
理１６に進む。処理１６では、上記デュアルポートメモ
リ２に書込まれた情報に基づいて、異常のあるモジュー
ルの有無のチェックを行う。異常のあるモジュールが無
ければ、制御を通常の並列プライオリティ制御回路（第
３図参照）にまかせ、処理を終了する。
、処理１２〜１５のチェックにより異常のあるモジュー
ルが切離され、応答が得られるようになった場合は、処
理１６に進む。処理１６では、上記デュアルポートメモ
リ２に書込まれた情報に基づいて、異常のあるモジュー
ルの有無のチェックを行う。異常のあるモジュールが無
ければ、制御を通常の並列プライオリティ制御回路（第
３図参照）にまかせ、処理を終了する。
異常のあるモジュールがある場合には、このモジュール
に対応する制御信号８１〜ＳＮをインアクティブにして
、段該モジュールからのバス要求信号がプライオリティ
・エンコーダ７Ａに入るのを防ぐ、なお、上記説明にお
いて、異常のあるモジュールというものの内には、応答
が得られる状態にもかかわらず、無応答のモジュールを
含むものとする。
に対応する制御信号８１〜ＳＮをインアクティブにして
、段該モジュールからのバス要求信号がプライオリティ
・エンコーダ７Ａに入るのを防ぐ、なお、上記説明にお
いて、異常のあるモジュールというものの内には、応答
が得られる状態にもかかわらず、無応答のモジュールを
含むものとする。
上記実施例によれば、マルチバス上のモジュールに異常
が生じたとき、そのモジュールにバスを与えないように
切離し、システム全体に影響することを防止できる。
が生じたとき、そのモジュールにバスを与えないように
切離し、システム全体に影響することを防止できる。
上記実施例においては、前記各モジュールからのバス要
求信号ＢＲＥＱＩ〜ＢＲＥＱＮをオン・オフする制御ス
イッチ５−１〜５−Ｎを、ハードウェアで実現する例を
示したが、これはソフトウェアにより実現するようにし
ても良いことは言うまでもない。
求信号ＢＲＥＱＩ〜ＢＲＥＱＮをオン・オフする制御ス
イッチ５−１〜５−Ｎを、ハードウェアで実現する例を
示したが、これはソフトウェアにより実現するようにし
ても良いことは言うまでもない。
効 果
以上述べた如く、本発明によれば、ＣＰＵとマルチバス
、およびこれに接続される複数のモジュールを有し、並
列方式の優先順位決定を行うマルチバスシステムにおい
て、前記各モジュールからのバス要求信号線に制御スイ
ッチを設けて、電源投入時、バス上のモジュールをチェ
ックし、異常なモジュールに対しては前記制御スイッチ
を切断して切離すことにより、バス獲得権を与えないよ
うにしたので、電源投入時にバス上のモジュールをチェ
ックし、もし、異常のあるモジュールが有れば、そのモ
ジュールにバス獲得権を与えないようにして、１つのモ
ジュールが不良のため、すべてのモジュールが動作しな
いという事態になるのを防止可能な、マルチバス制御方
式を実現できるという顕著な効果を奏するものである。
、およびこれに接続される複数のモジュールを有し、並
列方式の優先順位決定を行うマルチバスシステムにおい
て、前記各モジュールからのバス要求信号線に制御スイ
ッチを設けて、電源投入時、バス上のモジュールをチェ
ックし、異常なモジュールに対しては前記制御スイッチ
を切断して切離すことにより、バス獲得権を与えないよ
うにしたので、電源投入時にバス上のモジュールをチェ
ックし、もし、異常のあるモジュールが有れば、そのモ
ジュールにバス獲得権を与えないようにして、１つのモ
ジュールが不良のため、すべてのモジュールが動作しな
いという事態になるのを防止可能な、マルチバス制御方
式を実現できるという顕著な効果を奏するものである。
第１図は本発明の一実施例の動作を示すフローチャート
、第２図は本発明の一実施例であるマルチバスシステム
を示す構成図、第３図は上記システムに設けられた並列
プライオリティ制御回路の構成を示す図である。 １：ＣＰＵ、２：デュアルポートメモリ、３：マルチバ
ス、４−１〜４−Ｎ：モジュール、５−１〜５−Ｎ：制
御スイッチ、６：制御信号入出力部、７Ａニブライオリ
テイ・エンコーダ、７Ｂニブライオリテイ・デコーダ。 第 １ 図 第 ２ 図
、第２図は本発明の一実施例であるマルチバスシステム
を示す構成図、第３図は上記システムに設けられた並列
プライオリティ制御回路の構成を示す図である。 １：ＣＰＵ、２：デュアルポートメモリ、３：マルチバ
ス、４−１〜４−Ｎ：モジュール、５−１〜５−Ｎ：制
御スイッチ、６：制御信号入出力部、７Ａニブライオリ
テイ・エンコーダ、７Ｂニブライオリテイ・デコーダ。 第 １ 図 第 ２ 図
Claims (1)
- （１）ＣＰＵとマルチバス、およびこれに接続される複
数のモジュールを有し、並列方式の優先順位決定を行う
マルチバスシステムにおいて、前記各モジュールからの
バス要求信号線に制御スイッチを設けて、電源投入時、
バス上のモジュールをチェックし、異常なモジュールに
対しては前記制御スイッチを切断して切離すことにより
、バス獲得権を与えないようにしたことを特徴とするマ
ルチバス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61225888A JPS6381555A (ja) | 1986-09-26 | 1986-09-26 | マルチバス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61225888A JPS6381555A (ja) | 1986-09-26 | 1986-09-26 | マルチバス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6381555A true JPS6381555A (ja) | 1988-04-12 |
Family
ID=16836440
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61225888A Pending JPS6381555A (ja) | 1986-09-26 | 1986-09-26 | マルチバス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6381555A (ja) |
-
1986
- 1986-09-26 JP JP61225888A patent/JPS6381555A/ja active Pending
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