JPH05334107A - システムバスバッファ制御装置 - Google Patents
システムバスバッファ制御装置Info
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- JPH05334107A JPH05334107A JP4164365A JP16436592A JPH05334107A JP H05334107 A JPH05334107 A JP H05334107A JP 4164365 A JP4164365 A JP 4164365A JP 16436592 A JP16436592 A JP 16436592A JP H05334107 A JPH05334107 A JP H05334107A
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- buffer
- bus
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- Bus Control (AREA)
Abstract
(57)【要約】
【目的】 消費電力を低減し、システムバス異常時の故
障切分け及び保守効率が向上し、かつ、装置規模を縮小
するとともに高信頼性を得る。 【構成】 バス監視制御回路でシステムバス１２，１３
の動作状態、スタンバイ状態、故障診断状態を監視し、
動作状態ではバッファの電源供給端と接地端を導通、非
導通にする二つのトランジスタを導通にする。スタンバ
イ状態では、接地端のトランジスタを非導通して電流通
流を停止して低電力消費にする。故障診断状態では二つ
のトランジスタを非導通にし、バス監視制御回路で非通
電の各処理部のバッファを監視して故障箇所を特定す
る。
障切分け及び保守効率が向上し、かつ、装置規模を縮小
するとともに高信頼性を得る。 【構成】 バス監視制御回路でシステムバス１２，１３
の動作状態、スタンバイ状態、故障診断状態を監視し、
動作状態ではバッファの電源供給端と接地端を導通、非
導通にする二つのトランジスタを導通にする。スタンバ
イ状態では、接地端のトランジスタを非導通して電流通
流を停止して低電力消費にする。故障診断状態では二つ
のトランジスタを非導通にし、バス監視制御回路で非通
電の各処理部のバッファを監視して故障箇所を特定す
る。
Description
【０００１】
【産業上の利用分野】本発明はマイクロプロセッサを備
え、二重化バスを装備したコンピュータなどの情報処理
装置に利用するシステムバスバッファ制御装置に関す
る。
え、二重化バスを装備したコンピュータなどの情報処理
装置に利用するシステムバスバッファ制御装置に関す
る。
【０００２】
【従来の技術】従来、マイクロプロセッサを備えるコン
ピュータなどの情報処理装置は、高信頼性が要求され、
故障発生時に電源断せずに継続した動作を行う必要があ
る。このため情報処理装置内の該当処理部を２系統で構
成し、さらにシステムバスも二重化して故障発生時に一
方の処理部及びシステムバスで動作継続を行うようにし
ている。
ピュータなどの情報処理装置は、高信頼性が要求され、
故障発生時に電源断せずに継続した動作を行う必要があ
る。このため情報処理装置内の該当処理部を２系統で構
成し、さらにシステムバスも二重化して故障発生時に一
方の処理部及びシステムバスで動作継続を行うようにし
ている。
【０００３】図４は、従来の８ビット(bit) の入出力バ
ッファを使用した二重化バス装備の情報処理装置の構成
を示している。図４において、この例はシステムバス１
２，１３と、バス切り替え制御線２７と、制御、演算を
行うメインＣＰＵ２０，２１とを有している。さらに、
図示しない入出力機器の制御を行うＩＯプロセッサ２
２，２３と、各制御情報や処理・演算結果等を蓄積する
メモリ２４，２５と、システムバス１２，１３との接続
切り替えを行うバス監視制御回路２６とを有している。
ッファを使用した二重化バス装備の情報処理装置の構成
を示している。図４において、この例はシステムバス１
２，１３と、バス切り替え制御線２７と、制御、演算を
行うメインＣＰＵ２０，２１とを有している。さらに、
図示しない入出力機器の制御を行うＩＯプロセッサ２
２，２３と、各制御情報や処理・演算結果等を蓄積する
メモリ２４，２５と、システムバス１２，１３との接続
切り替えを行うバス監視制御回路２６とを有している。
【０００４】図５は図４に示すＣＰＵ２０，２１，ＩＯ
プロセッサ２２，２３、メモリ２４，２５の各処理部に
おけるシステムバスインタフェース部の構成を示してい
る。図５において、この処理部はＣＰＵ２０，２１，Ｉ
Ｏプロセッサ２２，２３、メモリ２４，２５内に設けら
れ、システムバス１２，１３に接続されるバッファ１８
ａ，１８ｂとを切り替えるバスセレクタ１９とを有して
いる。
プロセッサ２２，２３、メモリ２４，２５の各処理部に
おけるシステムバスインタフェース部の構成を示してい
る。図５において、この処理部はＣＰＵ２０，２１，Ｉ
Ｏプロセッサ２２，２３、メモリ２４，２５内に設けら
れ、システムバス１２，１３に接続されるバッファ１８
ａ，１８ｂとを切り替えるバスセレクタ１９とを有して
いる。
【０００５】次に、この従来例の構成における動作につ
いて説明する。図４において、システムバス１２，１３
に接続されるＣＰＵ２０，２１，ＩＯプロセッサ２２，
２３、メモリ２４，２５の各処理部は、バス監視制御回
路２６がシステムバス１２，１３を監視し、この監視に
よりシステムバス１２，１３との接続切り替えを行って
いる。この場合、図５に示すバッファ１８ａ，１８ｂは
常時動作状態である。バス監視制御回路２６がシステム
バス１２，１３を監視し、この監視に基づいてバスセレ
クタ１９でバッファ１８ａ，１８ｂを切り替えてシステ
ムバス１２，１３を選択している。
いて説明する。図４において、システムバス１２，１３
に接続されるＣＰＵ２０，２１，ＩＯプロセッサ２２，
２３、メモリ２４，２５の各処理部は、バス監視制御回
路２６がシステムバス１２，１３を監視し、この監視に
よりシステムバス１２，１３との接続切り替えを行って
いる。この場合、図５に示すバッファ１８ａ，１８ｂは
常時動作状態である。バス監視制御回路２６がシステム
バス１２，１３を監視し、この監視に基づいてバスセレ
クタ１９でバッファ１８ａ，１８ｂを切り替えてシステ
ムバス１２，１３を選択している。
【０００６】
【発明が解決しようとする課題】したがって、上記従来
例では、システムバス１２に異常が発生した場合、各処
理部内のバスセレクタ１９がバッファ１８ｂに切り替え
てシステムバス１３を選択する。この場合、システムバ
ス１２に接続されたバッファ１８ａは使用不能にかかわ
らず通電されて動作設定状態である。このように、図５
に示すバッファ１８ａ，１８ｂを使用した２重化システ
ムでは、動作状態側と非動作状態側を有する。この非動
作状態側のバッファ（１８ａ，１８ｂ）は出力端をハイ
インピーダンスに設定しているのみであり電力を消費す
る。また、バッファ（１８ａ，１８ｂ）のシステムバス
側入出力が故障して、一処理部内の一つのバッファ（１
８ａ，１８ｂ）の出力端が常時ローインピーダンスの状
態、あるいは電源ラインと短絡した状態では、そのバッ
ファ（１８ａ，１８ｂ）に接続されているシステムバス
（１２, １３）の全体に影響が及んでしまう。さらに、
バッファ（１８ａ，１８ｂ）に故障が生じた場合、各処
理部の交換などの人的操作によらなければ故障箇所の特
定が出来ない。このようなシステムバス異常時の故障箇
所を容易にに特定するためには、各処理部の各バッファ
１８ａ，１８ｂを個別に電源供給断及びフローティング
状態に設定する回路及び制御回路が必要となり、この場
合、装置規模が増大してしまう。
例では、システムバス１２に異常が発生した場合、各処
理部内のバスセレクタ１９がバッファ１８ｂに切り替え
てシステムバス１３を選択する。この場合、システムバ
ス１２に接続されたバッファ１８ａは使用不能にかかわ
らず通電されて動作設定状態である。このように、図５
に示すバッファ１８ａ，１８ｂを使用した２重化システ
ムでは、動作状態側と非動作状態側を有する。この非動
作状態側のバッファ（１８ａ，１８ｂ）は出力端をハイ
インピーダンスに設定しているのみであり電力を消費す
る。また、バッファ（１８ａ，１８ｂ）のシステムバス
側入出力が故障して、一処理部内の一つのバッファ（１
８ａ，１８ｂ）の出力端が常時ローインピーダンスの状
態、あるいは電源ラインと短絡した状態では、そのバッ
ファ（１８ａ，１８ｂ）に接続されているシステムバス
（１２, １３）の全体に影響が及んでしまう。さらに、
バッファ（１８ａ，１８ｂ）に故障が生じた場合、各処
理部の交換などの人的操作によらなければ故障箇所の特
定が出来ない。このようなシステムバス異常時の故障箇
所を容易にに特定するためには、各処理部の各バッファ
１８ａ，１８ｂを個別に電源供給断及びフローティング
状態に設定する回路及び制御回路が必要となり、この場
合、装置規模が増大してしまう。
【０００７】このように、正常動作時にシステムバスイ
ンタフェース部の消費電力が多大となる。また、故障時
に動作継続を図る切り替えが行われ、動作が継続するた
め故障原因となる処理部を特定し難い。また、システム
バス異常時はシステムバス自体の故障か、いずれの処理
部によるかを判別できないため故障箇所の特定及び故障
切り分けに時間がかかるという問題があった。
ンタフェース部の消費電力が多大となる。また、故障時
に動作継続を図る切り替えが行われ、動作が継続するた
め故障原因となる処理部を特定し難い。また、システム
バス異常時はシステムバス自体の故障か、いずれの処理
部によるかを判別できないため故障箇所の特定及び故障
切り分けに時間がかかるという問題があった。
【０００８】本発明は、このような従来の技術における
問題を解決するものであり、消費電力が低減され、シス
テムバス異常時の故障切分け及び保守効率が向上し、か
つ、装置規模を縮小できるとともに高信頼性が得られる
システムバスバッファ制御装置の提供を目的とする。
問題を解決するものであり、消費電力が低減され、シス
テムバス異常時の故障切分け及び保守効率が向上し、か
つ、装置規模を縮小できるとともに高信頼性が得られる
システムバスバッファ制御装置の提供を目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、請求項１の本発明は、データ処理部内に設けられる
とともにバス監視通信線を通じて動作状態、スタンバイ
状態、故障診断状態をバス監視制御部で監視してシステ
ムバスに接続されるバッファの動作を制御するシステム
バスバッファ制御装置であって、バッファの電源供給端
を導通、非導通に切り替える第１の導通・非導通切り替
え手段と、バッファの接地端を導通、非導通に切り替え
る第２の導通・非導通切り替え手段と、動作状態では第
１及び第２の導通・非導通切り替え手段を導通に制御す
る動作状態制御手段と、スタンバイ状態では第２の導通
・非導通切り替え手段を非導通に制御してバッファの接
地端を非接地にするスタンバイ状態制御手段と、故障診
断状態では第１及び第２の導通・非導通切り替え手段の
両方を非導通に制御する故障診断状態制御手段とを備え
る構成である。また、請求項２の発明では、上記記載の
構成からなる二つのシステムバスバッファ制御装置が、
データ処理装置における少なくともＣＰＵ、ＩＯプロセ
ッサ、メモリの処理部内に設けられ、この二つのシステ
ムバスバッファ制御装置のバッファが二重化バスのそれ
ぞれのバスに接続される構成である。さらに、請求項３
の発明では、上記記載の構成からなる二つのシステムバ
スバッファ制御装置が、データ処理装置における同一シ
ステムバスに二重に接続される構成である。
に、請求項１の本発明は、データ処理部内に設けられる
とともにバス監視通信線を通じて動作状態、スタンバイ
状態、故障診断状態をバス監視制御部で監視してシステ
ムバスに接続されるバッファの動作を制御するシステム
バスバッファ制御装置であって、バッファの電源供給端
を導通、非導通に切り替える第１の導通・非導通切り替
え手段と、バッファの接地端を導通、非導通に切り替え
る第２の導通・非導通切り替え手段と、動作状態では第
１及び第２の導通・非導通切り替え手段を導通に制御す
る動作状態制御手段と、スタンバイ状態では第２の導通
・非導通切り替え手段を非導通に制御してバッファの接
地端を非接地にするスタンバイ状態制御手段と、故障診
断状態では第１及び第２の導通・非導通切り替え手段の
両方を非導通に制御する故障診断状態制御手段とを備え
る構成である。また、請求項２の発明では、上記記載の
構成からなる二つのシステムバスバッファ制御装置が、
データ処理装置における少なくともＣＰＵ、ＩＯプロセ
ッサ、メモリの処理部内に設けられ、この二つのシステ
ムバスバッファ制御装置のバッファが二重化バスのそれ
ぞれのバスに接続される構成である。さらに、請求項３
の発明では、上記記載の構成からなる二つのシステムバ
スバッファ制御装置が、データ処理装置における同一シ
ステムバスに二重に接続される構成である。
【００１０】
【作用】上記構成からなる、本発明のシステムバスバッ
ファ制御装置は、バス監視制御部でシステムバスの動作
状態、スタンバイ状態、故障診断状態を監視し、動作状
態ではバッファが動作し、また、スタンバイ状態では、
バッファの接地端のみを非導通にして電流通流を停止
し、消費電力が低下する。さらに、故障診断状態ではバ
ッファに接続される第１及び第２の導通・非導通切り替
え手段の両方を非導通にし、この場合の非通電の処理部
のバッファをバス監視制御部で監視して故障箇所を特定
する。
ファ制御装置は、バス監視制御部でシステムバスの動作
状態、スタンバイ状態、故障診断状態を監視し、動作状
態ではバッファが動作し、また、スタンバイ状態では、
バッファの接地端のみを非導通にして電流通流を停止
し、消費電力が低下する。さらに、故障診断状態ではバ
ッファに接続される第１及び第２の導通・非導通切り替
え手段の両方を非導通にし、この場合の非通電の処理部
のバッファをバス監視制御部で監視して故障箇所を特定
する。
【００１１】
【実施例】次に、本発明のシステムバスバッファ制御装
置の実施例を図面にもとづいて説明する。図１は実施例
におけるシステムバスバッファ制御装置の構成を示し、
図２は、処理部内に図１に示すシステムバスバッファ制
御装置が設けられたシステムバスインタフェース部の構
成を示している。図３は、図２に示すシステムバスイン
タフェース部を備え、二重化バス装備の情報処理装置の
構成を示している。
置の実施例を図面にもとづいて説明する。図１は実施例
におけるシステムバスバッファ制御装置の構成を示し、
図２は、処理部内に図１に示すシステムバスバッファ制
御装置が設けられたシステムバスインタフェース部の構
成を示している。図３は、図２に示すシステムバスイン
タフェース部を備え、二重化バス装備の情報処理装置の
構成を示している。
【００１２】図１において、システムバスバッファ制御
装置１は、以降に説明する処理部内のデータ信号線を外
部のシステムバスと接続するための８ビット(bit) の入
出力処理を行うバッファ２が設けられている。さらに、
スタンバイ状態時にバッファ２での電力消費を低減し、
また、バッファ２自体の故障の個別診断、故障箇所を特
定するために電源（Ｖｃｃ）の供給をオン・オフ（ＯＮ
・ＯＦＦ）するトランジスタ３及び接地側と接続、非接
続するためのトランジスタ４からなるバス動作制御回路
１７と、トランジスタ３，４のベースと接続される通信
制御回路５とを有している。なおトランジスタ３，４は
請求項における第１及び第２の導通・非導通切り替え手
段に対応する。
装置１は、以降に説明する処理部内のデータ信号線を外
部のシステムバスと接続するための８ビット(bit) の入
出力処理を行うバッファ２が設けられている。さらに、
スタンバイ状態時にバッファ２での電力消費を低減し、
また、バッファ２自体の故障の個別診断、故障箇所を特
定するために電源（Ｖｃｃ）の供給をオン・オフ（ＯＮ
・ＯＦＦ）するトランジスタ３及び接地側と接続、非接
続するためのトランジスタ４からなるバス動作制御回路
１７と、トランジスタ３，４のベースと接続される通信
制御回路５とを有している。なおトランジスタ３，４は
請求項における第１及び第２の導通・非導通切り替え手
段に対応する。
【００１３】図２において、このシステムバスインタフ
ェース部は図１に示す二つのシステムバスバッファ制御
装置１ａ，１ｂと、このシステムバスバッファ制御装置
１ａ，１ｂにそれぞれ接続されるディップスイッチ１６
ａ，１６ｂとが設けられている。さらに、システムバス
バッファ制御装置１ａ，１ｂ内の図１中の通信制御回路
５と接続されるバス監視通信線１４と、システムバスバ
ッファ制御装置１ａと接続れるシステムバス１２と、シ
ステムバスバッファ制御装置１ｂと接続されるシステム
バス１３とが設けられている。
ェース部は図１に示す二つのシステムバスバッファ制御
装置１ａ，１ｂと、このシステムバスバッファ制御装置
１ａ，１ｂにそれぞれ接続されるディップスイッチ１６
ａ，１６ｂとが設けられている。さらに、システムバス
バッファ制御装置１ａ，１ｂ内の図１中の通信制御回路
５と接続されるバス監視通信線１４と、システムバスバ
ッファ制御装置１ａと接続れるシステムバス１２と、シ
ステムバスバッファ制御装置１ｂと接続されるシステム
バス１３とが設けられている。
【００１４】図３において、この二重化バス装備の情報
処理装置は、バス監視制御回路１５と、図２に示すシス
テムバスインタフェース部を備えるメインＣＰＵ６，
７、ＩＯプロセッサ８，９、メモリ１０，１１の各処理
部を有している。さらに、メインＣＰＵ６，７、ＩＯプ
ロセッサ８，９、メモリ１０，１１とそれぞれ接続され
る二重化バス構成のシステムバス１２，１３と、同様に
各処理部とそれぞれ接続されるバス監視通信線１４と、
さらに、バス監視通信線１４に接続されるバス監視制御
回路１５とを有している。
処理装置は、バス監視制御回路１５と、図２に示すシス
テムバスインタフェース部を備えるメインＣＰＵ６，
７、ＩＯプロセッサ８，９、メモリ１０，１１の各処理
部を有している。さらに、メインＣＰＵ６，７、ＩＯプ
ロセッサ８，９、メモリ１０，１１とそれぞれ接続され
る二重化バス構成のシステムバス１２，１３と、同様に
各処理部とそれぞれ接続されるバス監視通信線１４と、
さらに、バス監視通信線１４に接続されるバス監視制御
回路１５とを有している。
【００１５】なお、図１中の通信制御回路５と図３中の
バス監視制御回路１５とで請求項における動作状態制御
手段、スタンバイ状態制御手段及び故障診断状態制御手
段にそれぞれ対応する。
バス監視制御回路１５とで請求項における動作状態制御
手段、スタンバイ状態制御手段及び故障診断状態制御手
段にそれぞれ対応する。
【００１６】次に、この実施例における構成のシステム
バスバッファ制御装置の動作について説明する。図３に
おいて、システムバス１２，１３に接続されるメインＣ
ＰＵ６，７、ＩＯプロセッサ８，９、メモリ１０，１１
の各処理部はバス監視通信線１４を通じて通信を行うと
ともに、バス監視制御回路１５がシステムバス１２，１
３を監視して各処理部とシステムバス１２，１３との接
続切り替えを行っている。
バスバッファ制御装置の動作について説明する。図３に
おいて、システムバス１２，１３に接続されるメインＣ
ＰＵ６，７、ＩＯプロセッサ８，９、メモリ１０，１１
の各処理部はバス監視通信線１４を通じて通信を行うと
ともに、バス監視制御回路１５がシステムバス１２，１
３を監視して各処理部とシステムバス１２，１３との接
続切り替えを行っている。
【００１７】この監視と接続切り替えは、先ず、図３中
のバス監視通信線１４を通じてメインＣＰＵ６，７、Ｉ
Ｏプロセッサ８，９、メモリ１０，１１が通信を行う。
受信したデータが自己の処理部内の図２中のバステムバ
スバッファ制御装置（１ａ，１ｂ）に該当する場合、こ
のバステムバスバッファ制御装置（１ａ，１ｂ）内の図
１に示すバッファ２の動作、非動作制御及び故障診断を
行うために図３中のバス監視制御回路１５の動作を図１
中の通信制御回路５で制御する。
のバス監視通信線１４を通じてメインＣＰＵ６，７、Ｉ
Ｏプロセッサ８，９、メモリ１０，１１が通信を行う。
受信したデータが自己の処理部内の図２中のバステムバ
スバッファ制御装置（１ａ，１ｂ）に該当する場合、こ
のバステムバスバッファ制御装置（１ａ，１ｂ）内の図
１に示すバッファ２の動作、非動作制御及び故障診断を
行うために図３中のバス監視制御回路１５の動作を図１
中の通信制御回路５で制御する。
【００１８】この場合、図２中、システムバスバッファ
制御装置１ａ，１ｂはディップスイッチ１６ａ，１６ｂ
で以降に説明するようにバス動作制御回路１７内のトラ
ンジスタ３，４の動作を予め設定しており、この設定に
従い図３中のバス監視制御回路１５から送信されたデー
タにより、このデータに該当するシステムバスバッファ
制御装置（１ａ，１ｂ）では、その受信データに従って
バス動作制御回路１７内のトランジスタ３，４を制御し
ている。
制御装置１ａ，１ｂはディップスイッチ１６ａ，１６ｂ
で以降に説明するようにバス動作制御回路１７内のトラ
ンジスタ３，４の動作を予め設定しており、この設定に
従い図３中のバス監視制御回路１５から送信されたデー
タにより、このデータに該当するシステムバスバッファ
制御装置（１ａ，１ｂ）では、その受信データに従って
バス動作制御回路１７内のトランジスタ３，４を制御し
ている。
【００１９】ここで、トランジスタ３，４の制御動作状
態を以下のようにディップスイッチ１６ａ，１６ｂで設
定している。先ず、動作状態では、トランジスタ３をオ
ン（ＯＮ、導通）とし、トランジスタ４もオン（ＯＮ、
導通）とする。また、スタンバイ状態では、トランジス
タ３はオン（ＯＮ、導通）とし、トランジスタ４はオフ
（ＯＦＦ、非導通）とする。さらに、故障診断状態で
は、トランジスタ３をオフ（ＯＦＦ、非導通）とし、ト
ランジスタ４もオフ（ＯＦＦ、非導通）とする。そし
て、図３中のバス監視制御回路１５で、システムバス１
２，１３を監視し、動作状態、スタンバイ状態、故障診
断状態を監視し、識別して、それぞれの監視状態を図１
中の通信制御回路５に送信する。
態を以下のようにディップスイッチ１６ａ，１６ｂで設
定している。先ず、動作状態では、トランジスタ３をオ
ン（ＯＮ、導通）とし、トランジスタ４もオン（ＯＮ、
導通）とする。また、スタンバイ状態では、トランジス
タ３はオン（ＯＮ、導通）とし、トランジスタ４はオフ
（ＯＦＦ、非導通）とする。さらに、故障診断状態で
は、トランジスタ３をオフ（ＯＦＦ、非導通）とし、ト
ランジスタ４もオフ（ＯＦＦ、非導通）とする。そし
て、図３中のバス監視制御回路１５で、システムバス１
２，１３を監視し、動作状態、スタンバイ状態、故障診
断状態を監視し、識別して、それぞれの監視状態を図１
中の通信制御回路５に送信する。
【００２０】動作状態では、通信制御回路５に接続され
るバス動作制御回路１７内のトランジスタ３，４がオン
（ＯＮ、導通）となり、図１中のバッファ２にトランジ
スタ３に電源（Ｖｃｃ）が供給され、さらにトランジス
タ４の導通で接地側と接続される。すなわち、バッファ
２は正常動作となる。
るバス動作制御回路１７内のトランジスタ３，４がオン
（ＯＮ、導通）となり、図１中のバッファ２にトランジ
スタ３に電源（Ｖｃｃ）が供給され、さらにトランジス
タ４の導通で接地側と接続される。すなわち、バッファ
２は正常動作となる。
【００２１】また、スタンバイ状態では通信制御回路５
に接続されるバス動作制御回路１７内のトランジスタ４
はオフ（ＯＦＦ、非導通）であり、バッファ２が接地さ
れない。すなわち、図１中のバッファ２には電流通流が
ないため消費電力が低減する。また、故障診断時には通
信制御回路５に接続されるバス動作制御回路１７内のト
ランジスタ３，４がオフ（ＯＦＦ、非導通）となる。し
たがって、バス監視制御回路１５で、メインＣＰＵ６，
７、ＩＯプロセッサ８，９、メモリ１０，１１内の非動
作、非通電のバス動作制御回路（１７）を監視すること
により故障箇所が特定できる。
に接続されるバス動作制御回路１７内のトランジスタ４
はオフ（ＯＦＦ、非導通）であり、バッファ２が接地さ
れない。すなわち、図１中のバッファ２には電流通流が
ないため消費電力が低減する。また、故障診断時には通
信制御回路５に接続されるバス動作制御回路１７内のト
ランジスタ３，４がオフ（ＯＦＦ、非導通）となる。し
たがって、バス監視制御回路１５で、メインＣＰＵ６，
７、ＩＯプロセッサ８，９、メモリ１０，１１内の非動
作、非通電のバス動作制御回路（１７）を監視すること
により故障箇所が特定できる。
【００２２】なお、図１に示すシステムバスバッファ制
御装置１を同一システムバスに二重に接続した構成によ
り、二重化バスの構成をとらない情報処理装置への利用
が出来る。この場合、情報処理装置のテータ処理におけ
る信頼性が向上する。さらに、このシステムバスバッフ
ァ制御装置１は１チップＬＳＩ化してデータ入出力ビッ
ト幅を、例えば、１６ビット(bit) 、３２ビット(bit)
で処理する情報処理装置にも利用できる。
御装置１を同一システムバスに二重に接続した構成によ
り、二重化バスの構成をとらない情報処理装置への利用
が出来る。この場合、情報処理装置のテータ処理におけ
る信頼性が向上する。さらに、このシステムバスバッフ
ァ制御装置１は１チップＬＳＩ化してデータ入出力ビッ
ト幅を、例えば、１６ビット(bit) 、３２ビット(bit)
で処理する情報処理装置にも利用できる。
【００２３】
【発明の効果】以上のように、本発明のシステムバスバ
ッファ制御装置はバス監視制御部でシステムバスの動作
状態、スタンバイ状態、故障診断状態を監視し、動作状
態ではバッファが動作し、また、スタンバイ状態では、
バッファの接地端のみを非導通にして電流通流を停止
し、さらに、故障診断状態ではバッファに接続される第
１及び第２の導通・非導通切り替え手段の両方を非導通
にし、この場合の非通電の処理部のバッファをバス監視
制御部で監視して故障箇所を特定しているため、消費電
力が低減され、システムバス異常時の故障切分け及び保
守効率が向上し、かつ、装置規模を縮小できるとともに
高信頼性が得られるという効果を有する。
ッファ制御装置はバス監視制御部でシステムバスの動作
状態、スタンバイ状態、故障診断状態を監視し、動作状
態ではバッファが動作し、また、スタンバイ状態では、
バッファの接地端のみを非導通にして電流通流を停止
し、さらに、故障診断状態ではバッファに接続される第
１及び第２の導通・非導通切り替え手段の両方を非導通
にし、この場合の非通電の処理部のバッファをバス監視
制御部で監視して故障箇所を特定しているため、消費電
力が低減され、システムバス異常時の故障切分け及び保
守効率が向上し、かつ、装置規模を縮小できるとともに
高信頼性が得られるという効果を有する。
【図１】本発明のシステムバスバッファ制御装置の実施
例におけるシステムバスバッファ制御装置の構成を示す
ブロック図である。
例におけるシステムバスバッファ制御装置の構成を示す
ブロック図である。
【図２】図２は実施例の説明に供され、図１に示すシス
テムバスバッファ制御装置が設けられたシステムバスイ
ンタフェース部の構成を示すブロック図である。
テムバスバッファ制御装置が設けられたシステムバスイ
ンタフェース部の構成を示すブロック図である。
【図３】図３は実施例の説明に供され、図２に示すシス
テムバスインタフェース部を備えた二重化バス装備の情
報処理装置の構成を示すブロック図である。
テムバスインタフェース部を備えた二重化バス装備の情
報処理装置の構成を示すブロック図である。
【図４】図４は、従来の入出力バッファを使用した二重
化バス装備の情報処理装置の構成を示すブロック図であ
る。
化バス装備の情報処理装置の構成を示すブロック図であ
る。
【図５】図５は図４に示す各処理部におけるシステムバ
スインタフェース部の構成を示すブロック図である。
スインタフェース部の構成を示すブロック図である。
１，１ａ，１ｂ システムバスバッファ制御装置 ２ バッファ ３，４ トランジスタ ５ 通信制御回路 ６，７ メインＣＰＵ ８，９ ＩＯプロセッサ １０，１１ メモリ １２，１３ システムバス １４ バス監視通信線 １５ バス監視制御回路 １６ａ，１６ｂ ディップスイッチ １７ バス動作制御回路
Claims (3)
- 【請求項１】 データ処理部内に設けられるとともにバ
ス監視通信線を通じて動作状態、スタンバイ状態、故障
診断状態をバス監視制御部で監視してシステムバスに接
続されるバッファの動作を制御するシステムバスバッフ
ァ制御装置であって、 上記バッファの電源供給端を導通、非導通に切り替える
第１の導通・非導通切り替え手段と、 上記バッファの接地端を導通、非導通に切り替える第２
の導通・非導通切り替え手段と、 上記動作状態では上記第１及び第２の導通・非導通切り
替え手段を導通に制御する動作状態制御手段と、 上記スタンバイ状態では上記第２の導通・非導通切り替
え手段を非導通に制御して上記バッファの接地端を非接
地にするスタンバイ状態制御手段と、 上記故障診断状態では上記第１及び第２の導通・非導通
切り替え手段の両方を非導通に制御する故障診断状態制
御手段と、 を備えるシステムバスバッファ制御装置。 - 【請求項２】 請求項１記載の構成からなる二つのシス
テムバスバッファ制御装置が、データ処理装置における
少なくともＣＰＵ，ＩＯプロセッサ，メモリの処理部内
に設けられ、この二つのシステムバスバッファ制御装置
のバッファが二重化バスのそれぞれのバスに接続される
システムバスバッファ制御装置。 - 【請求項３】 請求項１記載の構成からなる二つのシス
テムバスバッファ制御装置が、データ処理装置における
同一システムバスに二重に接続されるシステムバスバッ
ファ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4164365A JPH05334107A (ja) | 1992-05-29 | 1992-05-29 | システムバスバッファ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4164365A JPH05334107A (ja) | 1992-05-29 | 1992-05-29 | システムバスバッファ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05334107A true JPH05334107A (ja) | 1993-12-17 |
Family
ID=15791763
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4164365A Pending JPH05334107A (ja) | 1992-05-29 | 1992-05-29 | システムバスバッファ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05334107A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010068700A (ja) * | 2008-09-12 | 2010-03-25 | Toshiba Corp | 保護リレー装置 |
| US8566629B2 (en) | 2008-06-03 | 2013-10-22 | Fujitsu Limited | Information processing apparatus and method of operation of data transfer circuit |
-
1992
- 1992-05-29 JP JP4164365A patent/JPH05334107A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8566629B2 (en) | 2008-06-03 | 2013-10-22 | Fujitsu Limited | Information processing apparatus and method of operation of data transfer circuit |
| JP2010068700A (ja) * | 2008-09-12 | 2010-03-25 | Toshiba Corp | 保護リレー装置 |
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