JPS6377157A - Ｍｉｓ電界効果トランジスタおよびその製造方法 - Google Patents
Ｍｉｓ電界効果トランジスタおよびその製造方法Info
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- JPS6377157A JPS6377157A JP22236286A JP22236286A JPS6377157A JP S6377157 A JPS6377157 A JP S6377157A JP 22236286 A JP22236286 A JP 22236286A JP 22236286 A JP22236286 A JP 22236286A JP S6377157 A JPS6377157 A JP S6377157A
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- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 230000005669 field effect Effects 0.000 title claims description 6
- 239000012535 impurity Substances 0.000 claims abstract description 44
- 239000004065 semiconductor Substances 0.000 claims description 6
- 239000000758 substrate Substances 0.000 abstract description 16
- 230000015556 catabolic process Effects 0.000 abstract description 9
- 238000002513 implantation Methods 0.000 abstract description 2
- 238000000034 method Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000001687 destabilization Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ＭＩＳ電界効果トランジスタにおいて、対をなすソース
・ドレイン領域の両方または一方の不純物濃度をチャネ
ル領域のそれよりも低くすることにより、 ソース・ドレイン領域接合面に形成される空乏層がその
幅を確保しながらチャネル領域に拡がるのを抑えて、微
細化対応ないし高耐圧化を図ったものである。
・ドレイン領域の両方または一方の不純物濃度をチャネ
ル領域のそれよりも低くすることにより、 ソース・ドレイン領域接合面に形成される空乏層がその
幅を確保しながらチャネル領域に拡がるのを抑えて、微
細化対応ないし高耐圧化を図ったものである。
本発明は、ＭＩＳ電界効果トランジスタおよびその製造
方法に係り、特に、その微細化対応ないし高耐圧化を図
り得る構成に関す。
方法に係り、特に、その微細化対応ないし高耐圧化を図
り得る構成に関す。
半導体集積回路（ＩＣ）においては高簗積化が進む傾向
にあり、使用される素子には微細化が要請される。
にあり、使用される素子には微細化が要請される。
そしてその素子がＭＩＳ電界効果トランジスタ（ＭＩＳ
ＦＥＴ）の場合、微細化には、ゲート長の縮小による耐
圧低下の問題があるため、工夫が必要となる。
ＦＥＴ）の場合、微細化には、ゲート長の縮小による耐
圧低下の問題があるため、工夫が必要となる。
ここではＭＩＳＦＥＴの主流であるＭＯＳＦＥＴを引合
にして説明する。
にして説明する。
第４図はＭＯ３ＦＥＴ従来例の模式側断面図である。
同図において、１はｐ−３ｉの基板、２は基板１に不純
物が導入されて形成された対をなすｎ＋−５ｉのソース
・ドレイン領域、３は両ソース・導入領域２に挟まれた
チャネル領域、４はゲート電極、５はゲート絶縁膜、で
ある。
物が導入されて形成された対をなすｎ＋−５ｉのソース
・ドレイン領域、３は両ソース・導入領域２に挟まれた
チャネル領域、４はゲート電極、５はゲート絶縁膜、で
ある。
この構成のＭＯＳＦＥＴは、基板１の不純物濃度がソー
ス・ドレイン領域２のそれより低いので、電圧を印加し
たソース・ドレイン領域２の接合面に形成される空乏層
は、電圧の上昇に従い主としてチャネル領域３を含む載
板１の側に拡がる。この拡がりは、基板１の不純物濃度
に依存し、反対側のソース・ドレイン領域２に達すると
両ソース・ドレイン領域２の間が短絡状態となるパンチ
スルーを引き起こす。
ス・ドレイン領域２のそれより低いので、電圧を印加し
たソース・ドレイン領域２の接合面に形成される空乏層
は、電圧の上昇に従い主としてチャネル領域３を含む載
板１の側に拡がる。この拡がりは、基板１の不純物濃度
に依存し、反対側のソース・ドレイン領域２に達すると
両ソース・ドレイン領域２の間が短絡状態となるパンチ
スルーを引き起こす。
このため、微細化によりゲート長即ち両ソース・ドレイ
ン領域２の間隙を縮小する際には、パンチスルーによる
耐圧低下を抑えるため、基板１の不純物濃度を高めにし
て上記空乏層の上記拡がりが小さくなるようにしている
。
ン領域２の間隙を縮小する際には、パンチスルーによる
耐圧低下を抑えるため、基板１の不純物濃度を高めにし
て上記空乏層の上記拡がりが小さくなるようにしている
。
しかしながらこのようにすることは、上記空乏層の幅（
接合面に垂直方向の大きさ）を小さくすることになり、
ソース・ドレイン領域２の接合容量の増大によるスイッ
チング速度の低下や、ソース・ドレイン領域２の接合耐
圧の低下を招く問題を有する。
接合面に垂直方向の大きさ）を小さくすることになり、
ソース・ドレイン領域２の接合容量の増大によるスイッ
チング速度の低下や、ソース・ドレイン領域２の接合耐
圧の低下を招く問題を有する。
また、チャネル領域３の不純物濃度を高めにしても空乏
層のチャネル領域３例の拡がりは無視できる程度になら
ないので、ゲート長を短縮した際には、その拡がりによ
りしきい値電圧が不安定になる問題がある。
層のチャネル領域３例の拡がりは無視できる程度になら
ないので、ゲート長を短縮した際には、その拡がりによ
りしきい値電圧が不安定になる問題がある。
上記問題点は、対をなすソース・ドレイン領域の両方ま
たは一方の不純物濃度がチャネル領域の不純物濃度より
も低い本発明のＭＯＳＦＥＴによって解決される。
たは一方の不純物濃度がチャネル領域の不純物濃度より
も低い本発明のＭＯＳＦＥＴによって解決される。
そしてこのＭＯＳ Ｆ ＥＴは、少なくともソース・ド
レイン領域を形成する対の領域に、該ソース・ドレイン
領域のための第一の不純物を該対の領域の間で濃度を等
しくまたは異ならせて導入した半導体層を形成する工程
と、しかる後、該半導体層における該対の領域に挟まれ
てチャネル領域の形成する領域に、該第一の不純物と反
対導電型の第二の不純物を該第一の不純物の濃度の低い
方より高濃度に導入する工程とを含んでソース・ドレイ
ン領域およびチャネル領域を形成する本発明の製造方法
によって製造することが出来る。
レイン領域を形成する対の領域に、該ソース・ドレイン
領域のための第一の不純物を該対の領域の間で濃度を等
しくまたは異ならせて導入した半導体層を形成する工程
と、しかる後、該半導体層における該対の領域に挟まれ
てチャネル領域の形成する領域に、該第一の不純物と反
対導電型の第二の不純物を該第一の不純物の濃度の低い
方より高濃度に導入する工程とを含んでソース・ドレイ
ン領域およびチャネル領域を形成する本発明の製造方法
によって製造することが出来る。
不純物濃度がチャネル領域のそれよりも低いソース・ド
レイン領域では、電圧の印加により接合面に形成される
空乏層は、チャネル領域側の拡がりが無視できる程度に
なり、代わりにソース・ドレイン領域の内側に拡がって
幅の確保が可能となる。
レイン領域では、電圧の印加により接合面に形成される
空乏層は、チャネル領域側の拡がりが無視できる程度に
なり、代わりにソース・ドレイン領域の内側に拡がって
幅の確保が可能となる。
従って本ＭＯ３ＦＥＴは、微細化によりゲート長を縮小
した際に、パンチスルー耐圧の低下を抑えながら上記空
乏層の幅が従来例の場合より大きくなり、従来例の場合
に問題となったソース・ドレイン領域の接合容量の増大
によるスイッチング速度の低下や、ソース・ドレイン領
域の接合耐圧の低下、ならびにしきい値電圧の不安定化
を抑えることが出来る。
した際に、パンチスルー耐圧の低下を抑えながら上記空
乏層の幅が従来例の場合より大きくなり、従来例の場合
に問題となったソース・ドレイン領域の接合容量の増大
によるスイッチング速度の低下や、ソース・ドレイン領
域の接合耐圧の低下、ならびにしきい値電圧の不安定化
を抑えることが出来る。
また、本ＭＯＳ Ｆ ＥＴのソース・ドレイン領域およ
びチャネル領域の形成は、本発明の方法によって可能と
なる。それは、一般に、成る不純物濃度の領域に反対導
電型の不純物を導入してより濃度の低い領域を形成する
ことが困難であることから、従来例の場合と同様な方法
を用い得ないためである。
びチャネル領域の形成は、本発明の方法によって可能と
なる。それは、一般に、成る不純物濃度の領域に反対導
電型の不純物を導入してより濃度の低い領域を形成する
ことが困難であることから、従来例の場合と同様な方法
を用い得ないためである。
以下、本発明によるＭＯＳ Ｆ ＥＴおよびその製造方
法の実施例について第１図〜第３図を用い説明する。
法の実施例について第１図〜第３図を用い説明する。
第１図および第２図はそれぞれＭＯＳＦＥＴの第一およ
び第二の実施例の模式側断面図、第３図は製造方法実施
例の工程順側面図である。企図を通じ同一符号は同一対
象物を示す。
び第二の実施例の模式側断面図、第３図は製造方法実施
例の工程順側面図である。企図を通じ同一符号は同一対
象物を示す。
ＭＯＳ Ｆ ＥＴ第一の実施例を示す第１図において、
１１は不純物濃度１ＸＩＱ”／ｃｎ！のｐ“−５ｉ基板
、１２は不純物濃度１×１０げ／ｃＩｌ！のｎ−−３ｔ
ソース・ドレイン領域（厚さ約０．３μＩＩ＋）、１３
は不純物濃度６Ｘ１０”／ｃｎのｐ−３ｔチヤネル領域
、１４はｎｌ−ポリＳｉ上にＴｉ層を設けたゲート電極
、１５は５ｉ０２ゲート絶縁膜、１６はｎ型不純物（Ａ
ｓまたはＰ）を含有するＴｉ （Ｗ、 Ｐｄ、 Ｐｔな
どでも良い）のソース・ドレイン電極（厚さ約０．１μ
ｍ ） 、１７は電極１６の上面を覆うＳｉＯ２絶縁膜
（厚さ約０．１μｍ ） 、１８はゲート絶縁膜１５お
よび絶縁膜１７に繋がり電極１Ｂの側面を覆う５ｉ０２
絶縁側壁（厚さ約０．３μｍ ） 、１９は５ｉ０２フ
イールド絶縁膜、２０はｐ”−Ｓｔチャネルカット層、
である。
１１は不純物濃度１ＸＩＱ”／ｃｎ！のｐ“−５ｉ基板
、１２は不純物濃度１×１０げ／ｃＩｌ！のｎ−−３ｔ
ソース・ドレイン領域（厚さ約０．３μＩＩ＋）、１３
は不純物濃度６Ｘ１０”／ｃｎのｐ−３ｔチヤネル領域
、１４はｎｌ−ポリＳｉ上にＴｉ層を設けたゲート電極
、１５は５ｉ０２ゲート絶縁膜、１６はｎ型不純物（Ａ
ｓまたはＰ）を含有するＴｉ （Ｗ、 Ｐｄ、 Ｐｔな
どでも良い）のソース・ドレイン電極（厚さ約０．１μ
ｍ ） 、１７は電極１６の上面を覆うＳｉＯ２絶縁膜
（厚さ約０．１μｍ ） 、１８はゲート絶縁膜１５お
よび絶縁膜１７に繋がり電極１Ｂの側面を覆う５ｉ０２
絶縁側壁（厚さ約０．３μｍ ） 、１９は５ｉ０２フ
イールド絶縁膜、２０はｐ”−Ｓｔチャネルカット層、
である。
このＭＯＳ Ｆ ＥＴは、ソース・ドレイン領域１２の
不純物濃度が基板１１およびチャネル領域１３のそれよ
りも低いので、電圧を印加したソース・ドレイン領域１
２の接合面に形成される空乏層は、チャネル領域１３例
の拡がりが、従来例でチャネル領域３の不純物濃度を高
めにした場合より小さくなって無視出来る程度になり、
代わりにソース・ドレイン領域１２の内側に拡がって幅
が確保される。
不純物濃度が基板１１およびチャネル領域１３のそれよ
りも低いので、電圧を印加したソース・ドレイン領域１
２の接合面に形成される空乏層は、チャネル領域１３例
の拡がりが、従来例でチャネル領域３の不純物濃度を高
めにした場合より小さくなって無視出来る程度になり、
代わりにソース・ドレイン領域１２の内側に拡がって幅
が確保される。
従って、微細化によりゲート長を縮小した際に、パンチ
スルー耐圧の低下を抑えながら上記空乏層の幅が従来例
の場合より大きくなり、従来例の場合に問題となったソ
ース・ドレイン領域の接合容量の増大によるスイッチン
グ速度の低下や、ソース・ドレイン領域の接合耐圧の低
下、ならびにしきい値電圧の不安定化を抑えることが出
来る。
スルー耐圧の低下を抑えながら上記空乏層の幅が従来例
の場合より大きくなり、従来例の場合に問題となったソ
ース・ドレイン領域の接合容量の増大によるスイッチン
グ速度の低下や、ソース・ドレイン領域の接合耐圧の低
下、ならびにしきい値電圧の不安定化を抑えることが出
来る。
・いうまでもなく、ゲート長が縮小されない場合には、
パンチスルー耐圧がより高くなる。
パンチスルー耐圧がより高くなる。
更に本ＭＯＳ Ｆ ＥＴは、ドレイン端の不純物濃度が
低いので、ホットエレクトロン効果による特性劣化が軽
減される。
低いので、ホットエレクトロン効果による特性劣化が軽
減される。
本ＭＯ５ＦＥＴは、上記空乏層のソース・ドレイン領域
１２内の拡がりが電極１６に達すると、電極１６とチャ
ネル領域１３との間が短絡状態となるので、チャネル領
域１３と電極１６との間隙（絶縁側壁の厚さに略相当す
る）およびソース・下レイン領域１２の厚さが重要であ
り、ここではそれを０．３μｍより大きくしてソース・
ドレイン領域１２に約５■の電圧印加を可能にしである
。
１２内の拡がりが電極１６に達すると、電極１６とチャ
ネル領域１３との間が短絡状態となるので、チャネル領
域１３と電極１６との間隙（絶縁側壁の厚さに略相当す
る）およびソース・下レイン領域１２の厚さが重要であ
り、ここではそれを０．３μｍより大きくしてソース・
ドレイン領域１２に約５■の電圧印加を可能にしである
。
なお上記実施例では、対をなすソース・ドレイン領域１
２の不純物濃度を同じに低くしであるが、一般的な使用
では、電圧が高くなるのは一ドレイン側のみある。従っ
て使用条件がこのように限定される場合には、空乏層の
拡がりの問題はドレイン側のみとなるので、ソース側と
なるソース・ドレイン領域２１の不純物濃度を従来例と
同様に高くしても良い。
２の不純物濃度を同じに低くしであるが、一般的な使用
では、電圧が高くなるのは一ドレイン側のみある。従っ
て使用条件がこのように限定される場合には、空乏層の
拡がりの問題はドレイン側のみとなるので、ソース側と
なるソース・ドレイン領域２１の不純物濃度を従来例と
同様に高くしても良い。
第２図に示すＭＯ３ＦＥＴ第二の実施例は、第一の実施
例、と同様なＭＯＳＦＥＴを５ｏｌ（シリコン・オン・
インシュレータ）構造に形成したものであり、ソース・
ドレイン領域１２、チャネル領域１３およびフィールド
絶縁膜１９がＳＯＩ基板１１ａの５ｉＪＷに形成されて
いる。なお、１１． ｂはそのＳｉｌ”ｉ下の５ｉ０２
絶縁層、ｌｌｃはその下のＳｉ基体、である。
例、と同様なＭＯＳＦＥＴを５ｏｌ（シリコン・オン・
インシュレータ）構造に形成したものであり、ソース・
ドレイン領域１２、チャネル領域１３およびフィールド
絶縁膜１９がＳＯＩ基板１１ａの５ｉＪＷに形成されて
いる。なお、１１． ｂはそのＳｉｌ”ｉ下の５ｉ０２
絶縁層、ｌｌｃはその下のＳｉ基体、である。
ソース・ドレイン領域１２、チャネル領域１３、ゲート
電極１４、ゲート絶縁膜１５、ソース・ドレイン電極１
６、絶縁膜１７、絶縁側壁１８、などの諸元は、先に述
べた第一の実施例と同じである。
電極１４、ゲート絶縁膜１５、ソース・ドレイン電極１
６、絶縁膜１７、絶縁側壁１８、などの諸元は、先に述
べた第一の実施例と同じである。
このＭＯＳＦＥＴは、その構成からして第一の実施例と
同様に殿能し、しかもそれ以−ヒにソース・ドレイン領
域２１の接合容量が小さく且つ素子分離が完全であると
言うＳＯＴの特徴を具えている。
同様に殿能し、しかもそれ以−ヒにソース・ドレイン領
域２１の接合容量が小さく且つ素子分離が完全であると
言うＳＯＴの特徴を具えている。
なお上記第一および第二の実施例では、対をなすソース
・ドレイン領域１２の不純物濃度を同じに低くしである
が、電圧を高くするのをドレイン側に限定する使用条件
の場合には、第一の実施例の場合と同様に、ソース側と
なるソース・ドレイン領域２１の不純物濃度を従来例と
同様に高くしても良い。
・ドレイン領域１２の不純物濃度を同じに低くしである
が、電圧を高くするのをドレイン側に限定する使用条件
の場合には、第一の実施例の場合と同様に、ソース側と
なるソース・ドレイン領域２１の不純物濃度を従来例と
同様に高くしても良い。
第３図に示す製造方法実施例は、第１図に示すＭＯＳ
Ｆ ＥＴ第一の実施例の製造の場合である。
Ｆ ＥＴ第一の実施例の製造の場合である。
即ち同図において先ず〔図（ａ）参照〕、不純物濃度Ｉ
ＸＩＯ”／Ｃ艷のｐ”−３ｉ基板１１上に不純物濃度
１×１０げ／ｄ厚さ約０．３．ｃｒｍのｎ−−３ｉＦｆ
２１をエピタキシャル成長した後、表面が平坦で基板１
１に達する５ｉ０２フイールド絶縁膜１９およびｐ＋−
３ｔチヤネルカツト屓２０を通常の方法で形成する。か
（してチャネルカット層２０に挟まれたＳ ｉ Ｎ ２
１が、先に述べた半導体層に該当する。
ＸＩＯ”／Ｃ艷のｐ”−３ｉ基板１１上に不純物濃度
１×１０げ／ｄ厚さ約０．３．ｃｒｍのｎ−−３ｉＦｆ
２１をエピタキシャル成長した後、表面が平坦で基板１
１に達する５ｉ０２フイールド絶縁膜１９およびｐ＋−
３ｔチヤネルカツト屓２０を通常の方法で形成する。か
（してチャネルカット層２０に挟まれたＳ ｉ Ｎ ２
１が、先に述べた半導体層に該当する。
次いで〔図中）参照〕、ｎ型不純物（ＡｓまたはＰ）を
含有するＴｉ （ＷＸＰｄ、 Ｐｔなどでも良い）をス
パッタにより約０．１μｍの厚さに、更に５ｉＯｚをＣ
ＶＤ（気相成長）により約０．１μｍの厚さに堆積し、
チャネル領域１３の部分にゲート長方向でチャネル領域
１３より両側にそれぞれ約０．３μｍ広がった間隙が設
けられるようにパターン化して、ソース・ドレイン電極
１６および絶縁膜１７を形成する。
含有するＴｉ （ＷＸＰｄ、 Ｐｔなどでも良い）をス
パッタにより約０．１μｍの厚さに、更に５ｉＯｚをＣ
ＶＤ（気相成長）により約０．１μｍの厚さに堆積し、
チャネル領域１３の部分にゲート長方向でチャネル領域
１３より両側にそれぞれ約０．３μｍ広がった間隙が設
けられるようにパターン化して、ソース・ドレイン電極
１６および絶縁膜１７を形成する。
次いで〔図（Ｃ）参照〕、５ｉ０２をＣＶＤにより約０
．３ μｍの厚さに堆積し、ＲＩＥ （リアクティブ・
イオン・エツチング）などの異方性エツチングにより、
Ｓｉ層２１のチャネル領域１３とする部分が表出するま
でエッチバックして厚さ約０．３μｍの絶縁側壁１８を
形成する。
．３ μｍの厚さに堆積し、ＲＩＥ （リアクティブ・
イオン・エツチング）などの異方性エツチングにより、
Ｓｉ層２１のチャネル領域１３とする部分が表出するま
でエッチバックして厚さ約０．３μｍの絶縁側壁１８を
形成する。
次いで〔図（ｄ）参照〕、熱酸化によりゲート絶縁膜１
５を形成した後、絶縁側壁１８および絶縁膜１７をマス
クにしたイオン注入により、ｐ型不純物なるＢを注入し
てチャネル領域１３を形成する。この際の注入は、チャ
ネル領域１３表面の濃度が５Ｘ１０”／ａとなり且つ基
板１１に達するように制御する。
５を形成した後、絶縁側壁１８および絶縁膜１７をマス
クにしたイオン注入により、ｐ型不純物なるＢを注入し
てチャネル領域１３を形成する。この際の注入は、チャ
ネル領域１３表面の濃度が５Ｘ１０”／ａとなり且つ基
板１１に達するように制御する。
チャネル領域１３の形成により、ソース・ドレイン領域
１２が同時に形成される。
１２が同時に形成される。
この後は、ポリＳｔをＣＶＤにより更にＴｉをスパッタ
により堆積し、パターン化してゲート電極１４を形成し
、第１図に示す所望のＭＯＳＦＥＴを完成する。
により堆積し、パターン化してゲート電極１４を形成し
、第１図に示す所望のＭＯＳＦＥＴを完成する。
以上の工程で特に着目したいのは、不純物濃度をチャネ
ル領域１３のそれより低くしたソース・ドレイン領域１
２の形成が、チャネル領域１３の不純物導入をソース・
ドレイン領域のそれより後に行うことにより可能になっ
たことである。
ル領域１３のそれより低くしたソース・ドレイン領域１
２の形成が、チャネル領域１３の不純物導入をソース・
ドレイン領域のそれより後に行うことにより可能になっ
たことである。
第２図に示すＭＯ３ＦＥＴ第二の実施例の製造の場合は
、厚さ約０．３μｍで不純物濃度ｌＸ１０１７／ｃＴＩ
Ｉのｎ−−３ｔをＳｉ層としたＳｏｌ基板１１ａを用い
、その５ｉｆｆｉを先のＳ ｉ 層２１に見立てて上記
と同様にすれば良い。この場合、チャネルカット層２０
の形成は不要である。
、厚さ約０．３μｍで不純物濃度ｌＸ１０１７／ｃＴＩ
Ｉのｎ−−３ｔをＳｉ層としたＳｏｌ基板１１ａを用い
、その５ｉｆｆｉを先のＳ ｉ 層２１に見立てて上記
と同様にすれば良い。この場合、チャネルカット層２０
の形成は不要である。
なお上記両者において、対をなすソース・ドレイン領域
１２の一方の不純物濃度を高くする場合には、ソース・
ドレイン電極１６とするＴｉのスパッタに先立ち、Ｓｉ
屓２１またはｓｏｒ基板１１ａのＳｉ層における当該ソ
ース・ドレイン領域１２の形成領域に、ｎ型不純物をイ
オン注入により注入すれば良い。
１２の一方の不純物濃度を高くする場合には、ソース・
ドレイン電極１６とするＴｉのスパッタに先立ち、Ｓｉ
屓２１またはｓｏｒ基板１１ａのＳｉ層における当該ソ
ース・ドレイン領域１２の形成領域に、ｎ型不純物をイ
オン注入により注入すれば良い。
以、上のＭＯＳＦＥＴを引合にした説明は、その内容か
らしてＭＩＳＦＥＴの全般に通用出来るものである。
らしてＭＩＳＦＥＴの全般に通用出来るものである。
以上説明したように、本発明の構成によるＭＩＳＦＥＴ
は、ソース・ドレイン領域接合面に形成される空乏層が
その幅を確保しながらチャネル領域に拡がらなくなり、
パンチスルー耐圧の低下を抑えるようにして微細化した
従来構成ＭＩＳＦＥＴで問題になるスイッチング速度の
低下、接合耐圧の低下、しきい値電圧の不安定化などを
抑えることが出来て優れた微細化対応を可能に、あるい
は高耐圧化を可能にさせる効果がある。
は、ソース・ドレイン領域接合面に形成される空乏層が
その幅を確保しながらチャネル領域に拡がらなくなり、
パンチスルー耐圧の低下を抑えるようにして微細化した
従来構成ＭＩＳＦＥＴで問題になるスイッチング速度の
低下、接合耐圧の低下、しきい値電圧の不安定化などを
抑えることが出来て優れた微細化対応を可能に、あるい
は高耐圧化を可能にさせる効果がある。
また本発明の製造方法は、従来方法で困難であった上記
ｆｆ１ＳＦＥＴの製造を可能にさせる効果がある。
ｆｆ１ＳＦＥＴの製造を可能にさせる効果がある。
第１図は本発明によるＭＯ３ＦＥＴ第一の実施例の模式
側断面図、 第２図は本発明によるＭＯＳ Ｆ ＥＴ第二の実施例の
模式側断面図、 第３図は本発明による製造方法実施例の工程順側面図、 第４図はＭＯＳ Ｆ ＥＴ従来例の模式側断面図、であ
る。 図において、 １．１１は基板、 １１ａはｓｏｒ基板、 ２０．１２はソース・ドレイン領域、 ３．１３はチャネル領域、 ４．１４はゲート電極、 ５．１５はゲート絶縁膜、 １６はソース・ドレイン電極、 １７は絶縁膜、 １８は絶縁側壁、 １９はフィールド絶縁膜、 である。
側断面図、 第２図は本発明によるＭＯＳ Ｆ ＥＴ第二の実施例の
模式側断面図、 第３図は本発明による製造方法実施例の工程順側面図、 第４図はＭＯＳ Ｆ ＥＴ従来例の模式側断面図、であ
る。 図において、 １．１１は基板、 １１ａはｓｏｒ基板、 ２０．１２はソース・ドレイン領域、 ３．１３はチャネル領域、 ４．１４はゲート電極、 ５．１５はゲート絶縁膜、 １６はソース・ドレイン電極、 １７は絶縁膜、 １８は絶縁側壁、 １９はフィールド絶縁膜、 である。
Claims (1)
- 【特許請求の範囲】 １）対をなすソース・ドレイン領域の両方または一方の
不純物濃度がチャネル領域の不純物濃度よりも低いこと
を特徴とするＭＩＳ電界効果トランジスタ。 ２）少なくともソース・ドレイン領域を形成する対の領
域に、該ソース・ドレイン領域のための第一の不純物を
該対の領域の間で濃度を等しくまたは異ならせて導入し
た半導体層を形成する工程と、しかる後、該半導体層に
おける該対の領域に挟まれてチャネル領域の形成する領
域に、該第一の不純物と反対導電型の第二の不純物を該
第一の不純物の濃度の低い方より高濃度に導入する工程
とを含んでソース・ドレイン領域およびチャネル領域を
形成することを特徴とするＭＩＳ電界効果トランジスタ
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22236286A JPS6377157A (ja) | 1986-09-19 | 1986-09-19 | Ｍｉｓ電界効果トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22236286A JPS6377157A (ja) | 1986-09-19 | 1986-09-19 | Ｍｉｓ電界効果トランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6377157A true JPS6377157A (ja) | 1988-04-07 |
Family
ID=16781153
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22236286A Pending JPS6377157A (ja) | 1986-09-19 | 1986-09-19 | Ｍｉｓ電界効果トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6377157A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5027483A (ja) * | 1973-07-10 | 1975-03-20 | ||
| JPS54161889A (en) * | 1978-06-13 | 1979-12-21 | Toshiba Corp | Insulated gate type field effect transistor |
| JPS57115871A (en) * | 1980-11-24 | 1982-07-19 | Western Electric Co | Method of producing semiconductor device |
-
1986
- 1986-09-19 JP JP22236286A patent/JPS6377157A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5027483A (ja) * | 1973-07-10 | 1975-03-20 | ||
| JPS54161889A (en) * | 1978-06-13 | 1979-12-21 | Toshiba Corp | Insulated gate type field effect transistor |
| JPS57115871A (en) * | 1980-11-24 | 1982-07-19 | Western Electric Co | Method of producing semiconductor device |
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