JPS6375813A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路装置に関する。

〔従来の技術〕

通常、ストアードアロダラム制御の半導体集積回路装置
においては、集積回路装置内部の初期化の制御として、
装置の電源を投入した時にハードウェアを初期化する手
段及びプログラム処理に異常が発生した時にその異常状
態から抜は出して異常を解析すると共に初期化する手段
が必要である。

したがって、従来装置ではこのような初期化毎に専用の
端子を設け、外付は回路を用いて各初期化信号を発生し
てこの端子に入力している。

また、集積回路装置のデバイステス）・はＬＳＪテスタ
を用いて行なわれており、このテストにおいてテストパ
ターンを短縮するために、一般的なリセット時には周辺
装置の初期化も行なうものに対し、周辺装置の状態設定
をクリアすることなくＳ積回路装置を初期化することが
望まれている。

〔発明が解決しようとする問題点〕

しかしながら、前者の通常動作において装置の電源を投
入した時にハードウェアを初期化する手段及びプログラ
ム処理に異常が発生した時にその異常を解析すると共に
初期化する手段を制御するために外付は回路を用いて各
初期化の信号を発生して専用の端子に入力する構成にお
いては、構成部品数が多くなり装置全体のコスト高を招
く、また、この制御には専用の端子を必要とするが集積
回路装置では実装するパッケージに応じて端子数に制限
がある。

一方、後者のデバイステスト時の初期化では、リセット
信号を入力して集積回路装置に含まれる中央処理装置（
ＣＰＵ）を初期化し、そのリセッｌ〜処理のプログラム
実行により目的のテスト状態になるように周辺装置の再
設定が行なわれており、−ｍに周辺装置に１つの値を設
定するにはＣＰＵが複数の命令を実行する必要があり、
ＬＳＩテスタのテストパターン数の増加を免れ得ない。

〔問題点を解決するための手段〕

本発明の半導体集積回路装置は、端子からの入力信号の
立ち上がり及び立ち下がりを検出する手段と、前記入力
信号の論理レベル継続時間を計時する計時手段と、前記
計時手段により計時された時間に応じて異る制御信号を
発生する手段とを備え、前記入力信号の前記継続時間に
応じた初期化動作をする構成である。

〔実施例〕

次に本発明の実施例について図面を参照して説明する。

本発明の第１の実施例を示す第１図を参照すると、リセ
ット時間判別回路１はリセット端子３からの入力信号で
あるリセット信号４の正論理レベルの時間的長さをクロ
・ツク信号５に基いて判別し、中央処理装置（ＣＰＵ）
２に対し異なった制御信号ＣＴＩ、ＣＴ２を出力する。

クロック信号５は集積回路装置の動作の基準信号である
。ＣＰＵ２は制御信号ＣＴ１が入力された場合と制御信
号ＣＴ２が入力された場合とで異なった動作をし、制御
信号ＣＴ１が入力されるとベクタ割込み（詳細は１９８
４年３月３０日廣済堂産報出版（株）より発行された文
献「新マイコン用語事典」参照〉を起動し、かつ制御信
号ＣＴ２が入力されるとＣＰＵ内部のハードウェアを初
期化しリセットプログラムの実行を開始する。ここで、
通常動作において、プログラムの異常があった場合など
その異常解析をする時には短いパルス幅のリセット信号
４を入力すると、リセット時間判別回路１が制御信号Ｃ
ＴＩを出力し、そのベクタ割込みプログラムで異常解析
の処理を行なう。一方、装置の電源を投入した時などＣ
ＰＵ２に加え周辺装置を初期化する場合には、長いパル
ス幅のリセット信号４を入力すると、リセット時間判別
回路１が制御信号ＣＴ２を出力し、そのリセットプログ
ラムにより周辺装置を初期設定する処理を行なう。

次に、本発明の第２の実施例を示す第２図を参照すると
、リセット時間判別回路１はリセット信号４の正論理レ
ベルの時間的長さをクロック信号５に基いて判別して異
なった制御信号ＣＴＩ、ＣＴ２を出力する。制御信号Ｃ
ＴＩと制御信号ＣＴ２とはＯＲゲート６を介してＣＰＵ
２へ入力され、かつ制御信号ＣＴ２は周辺装置７にも入
力される。

ここで、いずれの制御信号が発生されてもＯＲゲート６
を介してＣＰＵ２に伝達され、ＣＰＵ２がリセットプロ
グラムの実行を開始し、制御信号ＣＴ２の発生に応じて
周辺装置７の初期化を変えている。短いパルス幅のリセ
ット信号４が入力された時には、制御信号ＣＴＩが発生
されリセットプログラムの実行だけを行なう。また、長
いパルス幅のリセット信号４が入力された時には、制御
信号ＣＴ２が発生されリセットプログラムの実行と共に
周辺装置７の初期化が行なわれる。通常、周辺装置７の
初期化ではモードレジスタのクリア及びカウンタ回路の
クリアなどの動作を論理回路でハードウェア的に行なっ
ており、デバイステスト時には、その状態設定をクリア
することなくＣＰＵ２のみを初期化してテス１へを実行
するために短いパルス幅のリセット信号を入力する。

続いて、第１図及び第２図に示ずリセッ・ト時間判別回
路１の詳細構成を示す第３図とこの判別回路１の動作を
説明する第４図と参照すると、例えば、リセット端子３
がらアクティブハイのリセッＩ・信号４が入力され、か
つカウンタ１０はクロック信号５を４回カウントすると
キャリー信号ＣＹを出力するものとする。リセット端子
３がらの入力信号がハイレベルで印加されると、立ち上
がり検出回路９はリセット信号４が立ち上がったことを
検出してクリア信号ＣＬＲを出力する。クリア信号ＣＬ
Ｒはカウンタ１０をクリアすると同時にＲ，−Ｓフリッ
プフロップ１１をセットする。カウンタ１０はクロック
信号５が印加される度にカウント動作を行ない、４回カ
ウントするとキャリー信号ＣＹを出力し、Ｒ−Ｓフリッ
プフロップ１１をリセットする。Ｒ，−Ｓフリップフロ
ップ１１がリセットされる以前にリセット信号４がロー
レベルに変化すると、立ち下がり検出回路８がリセット
信号４の立ち下がりを検出したとき、ＡＮＤゲート１２
を介して制御信号ＣＴＩが出力される。

また、Ｒ，−Ｓフリップフロップ１１がリセットされた
後に立ち下がり検出回路８がリセット信号４の立ち下が
りを検出したときはＡＮＤゲート１３を介し、て制御信
号ＣＴ２が出力される。

なお、第３図の構成において、立ち下がり検出回路８と
立ち上がり検出回路９とを入れ換えることにより、アク
ティブローのリセ・ット信号４に応動する回路構成にす
ることができる。また、カウンタ１０を複数設け、かつ
Ｒ−Ｓフリップフロップ１１及びＡＮＤゲート１２．１
３の数を増加することにより、複数の時間を区切って複
数の制御信号を発生させることもできる。

〔発明の効果〕

以上説明したように本発明によれば、リセット端子から
の入力信号の論理レベル継続時間を判別して異なった制
御動作をさせることにより、通常動作においてプログラ
ムに異常が発生した場合、異常発生状態を保持したまま
リセット端子からの入力信号のみでベクタ割り込みの起
動がかけられるため、リセット信号で異常解析が行なえ
る。また、デバイステスト時でＣＰＵのみを初期化して
周辺装置の状態を保持することができるため、リセット
後の周辺装置の再設定が不要となり、テストパターン及
びテスト時間を短縮できる。

【図面の簡単な説明】

第１図及び第２図は本発明の第１及び第２の実施例を示
す構成図、第３図はリセット時間判別回路の詳細構成を
示す図、第４図は同判別回路の動作を説明する図である
。 １・−・リセット時間判別回路、２・・・中央処理装置
（ＣＰＵ）、３・・・リセット端子、４・・・リセット
信号、５・・・クロック信号、６・・・ＯＲゲート、７
・・・周辺装置、８・・・立ち下がり検出回路、９・・
・立ち上がり検出回路、１０・・・カウンタ、１１・・
・Ｒ−Ｓフリップフロップ、１２．１３・・・ＡＮＤゲ
ート、ＣＹ・・・キャリー信号、ＣＴＩ、Ｃｒ２・・・
制御信号。 代理人　弁理士　内　原　　晋否 Ｘノ゛ 序　１　圓 茅　２　図

Claims (1)

【特許請求の範囲】
1. 端子からの入力信号の立ち上がり及び立ち下がりを検出
   する手段と、前記入力信号の論理レベル継続時間を計時
   する計時手段と、前記計時手段により計時された時間に
   応じて異る制御信号を発生する手段とを備え、前記入力
   信号の前記継続時間に応じた初期化動作をすることを特
   徴とする半導体集積回路装置。