JPS6364145A - デ−タ入力装置 - Google Patents
デ−タ入力装置Info
- Publication number
- JPS6364145A JPS6364145A JP20832886A JP20832886A JPS6364145A JP S6364145 A JPS6364145 A JP S6364145A JP 20832886 A JP20832886 A JP 20832886A JP 20832886 A JP20832886 A JP 20832886A JP S6364145 A JPS6364145 A JP S6364145A
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- JP
- Japan
- Prior art keywords
- data
- memory
- buffer
- data input
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000872 buffer Substances 0.000 claims abstract description 28
- 230000010365 information processing Effects 0.000 claims abstract description 14
- 238000001514 detection method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は高速処理可能な複数の情報処理装置間をメモリ
ハスによる結合方法とした場合にデータ受信側に必要と
されるデータ入力装置に関する。
ハスによる結合方法とした場合にデータ受信側に必要と
されるデータ入力装置に関する。
従来の技術
従来この種のデータ入力装置ではデータ入力インタフェ
ース部にデータ転送量に相当する大容量のメモリを有し
このメモリをバッファとしてデータの入力の都度該当す
るバッファ内のアドレスにデータを書き込むことにより
実現することが出来る。
ース部にデータ転送量に相当する大容量のメモリを有し
このメモリをバッファとしてデータの入力の都度該当す
るバッファ内のアドレスにデータを書き込むことにより
実現することが出来る。
発明が解決しようとする問題点
しかしながら、上記従来のデータ入力装置では受信する
データ量に応じた大容量のバッファメモリが必要である
か、あるいはバッファメモリの容量が小さい場合には一
旦バノファ内に受信されたデータがデータ入力装置内で
処理を完了するまで次のデータ受信を許可できず高速デ
ータ転送が不可能であるという問題があった。
データ量に応じた大容量のバッファメモリが必要である
か、あるいはバッファメモリの容量が小さい場合には一
旦バノファ内に受信されたデータがデータ入力装置内で
処理を完了するまで次のデータ受信を許可できず高速デ
ータ転送が不可能であるという問題があった。
本発明はこのような従来の問題を解決するものであり、
データ入力インタフェースにバンク切換制御回路を含ん
だバッファメモリを備えることによりバッファメモリの
容量を最少にし、かつ高速転送を可能とする優れたデー
タ入力装置を提供することを目的とするものである。
データ入力インタフェースにバンク切換制御回路を含ん
だバッファメモリを備えることによりバッファメモリの
容量を最少にし、かつ高速転送を可能とする優れたデー
タ入力装置を提供することを目的とするものである。
問題点を解決するための手段
本発明は上記目的を達成するためにデータ入力インタフ
ェース部にバンク切換制御可能な複数個のバッファを設
け、さらに上位の情報処理装置とバッファの先頭アドレ
ス、最終アドレス、書込み終了通知アドレスをあらかじ
め設定しておき、上位の情報処理装置が書込み終了通知
アドレスにデータをセントするとデータ入力装置側の書
込み終了通知アドレス検出回路でこれを検知しバッファ
のバンクを次の・・ツファへと切換制御することにより
次々と高速にデータ転送を可能とするようにするもので
ある。
ェース部にバンク切換制御可能な複数個のバッファを設
け、さらに上位の情報処理装置とバッファの先頭アドレ
ス、最終アドレス、書込み終了通知アドレスをあらかじ
め設定しておき、上位の情報処理装置が書込み終了通知
アドレスにデータをセントするとデータ入力装置側の書
込み終了通知アドレス検出回路でこれを検知しバッファ
のバンクを次の・・ツファへと切換制御することにより
次々と高速にデータ転送を可能とするようにするもので
ある。
作 用
本発明は上記のような構成により次のような作用を有す
る。第２図にデータ入力インタフニース部ハソファメモ
リの作用概念図を示す。この場合上位の情報処理装置と
はその装置内のデータ入力装置用領域をあらかじめ設定
しておき、先頭アドレスをａ、最終アドレスをａ＋ｂ書
込み終了通知アドレスをａ＋ｅと仮定したとすると、上
位の情報処理装置がその内部メモリのａ ＝ ａ 十ｅ
までにデータの書込みを発生するとデータ入力装置はそ
の書込み時のアドレスａ ＝ ａ ＋ ｅを検知しテマ
スバッファ０へ書込まれる。書込み終了通知アドレスａ
＋ ｅの書込みが発生すればデータ入力装置の検出回
路により１ブロック書込み終了と認定して次に有効なバ
ッファをバンク切換えにてバッファ１へと切換える。し
たがって本発明によれば上位情報処理装置が複数のブロ
ック情報を同一アドレスにて高速書込みを行なっても、
データ入力装置はその都度書込み終了通知によりバッフ
ァのバンクを切換え、読み落すことなく転送できるとい
う効果を有する。
る。第２図にデータ入力インタフニース部ハソファメモ
リの作用概念図を示す。この場合上位の情報処理装置と
はその装置内のデータ入力装置用領域をあらかじめ設定
しておき、先頭アドレスをａ、最終アドレスをａ＋ｂ書
込み終了通知アドレスをａ＋ｅと仮定したとすると、上
位の情報処理装置がその内部メモリのａ ＝ ａ 十ｅ
までにデータの書込みを発生するとデータ入力装置はそ
の書込み時のアドレスａ ＝ ａ ＋ ｅを検知しテマ
スバッファ０へ書込まれる。書込み終了通知アドレスａ
＋ ｅの書込みが発生すればデータ入力装置の検出回
路により１ブロック書込み終了と認定して次に有効なバ
ッファをバンク切換えにてバッファ１へと切換える。し
たがって本発明によれば上位情報処理装置が複数のブロ
ック情報を同一アドレスにて高速書込みを行なっても、
データ入力装置はその都度書込み終了通知によりバッフ
ァのバンクを切換え、読み落すことなく転送できるとい
う効果を有する。
実施例
第１図は本発明の一実施例の構成を示すものである。第
１図において、１は上位情報処理装置を概略したもので
あり、２はその中央処理装置（ＣＰＵ）、３はその主記
憶装置、４はメモリバスケーブルである。５はデータ入
力装置の概略構成であり、６はバッファメモリ、７はデ
ータ入力装置内の中央処理装置（ＣＰＵ）、８はインタ
フニーれたデータ量（ブロック数）を容易に判定するこ
とができる利点を有することとなる。
１図において、１は上位情報処理装置を概略したもので
あり、２はその中央処理装置（ＣＰＵ）、３はその主記
憶装置、４はメモリバスケーブルである。５はデータ入
力装置の概略構成であり、６はバッファメモリ、７はデ
ータ入力装置内の中央処理装置（ＣＰＵ）、８はインタ
フニーれたデータ量（ブロック数）を容易に判定するこ
とができる利点を有することとなる。
発明の効果
本発明は上記実施例により明らかなように上位情報処理
装置の主記憶領域を最小にしかつ高速で多量のデータを
転送可能とし、かつデータ入力装置では・・ノファメモ
リを次々とバンク切換えにより更新してゆくことにより
読み落すことなくデータを受信できるという利点を有す
る。更にバンク切換可能なバッファ数を適切な値とし繰
返し使用可能とすれば内部ＣＰＵを比較的低速度で処理
でき、またバンク切換回数をカウンタで計数すればデー
タ量を判別することができるという効果を有する。
装置の主記憶領域を最小にしかつ高速で多量のデータを
転送可能とし、かつデータ入力装置では・・ノファメモ
リを次々とバンク切換えにより更新してゆくことにより
読み落すことなくデータを受信できるという利点を有す
る。更にバンク切換可能なバッファ数を適切な値とし繰
返し使用可能とすれば内部ＣＰＵを比較的低速度で処理
でき、またバンク切換回数をカウンタで計数すればデー
タ量を判別することができるという効果を有する。
第１図は本発明の一実施例におけるデータ入力装置のブ
ロック図、第２図は同装置の作用を示す概念図である。 １・・・上位情報処理装置、２・・・上位情報処理装置
のＣＰＵ、３・・・上位情報処理装置のメモリ、４・・
・メモリバスケーブル、６・・データ入力装置、６・・
バッファメモリ、７・・・データ入力装置のＣＰＵ、８
・・・インタフェースメモリアドレス検出回路、９・・
・書込み終了通知アドレス検出回路、１ｏ・・・・・７
フアバンク切換回路、１１・・・バッファカウンタ。 代理人の氏名 弁理士 中 尾 敏 男 はか１名第１
図 第２図
ロック図、第２図は同装置の作用を示す概念図である。 １・・・上位情報処理装置、２・・・上位情報処理装置
のＣＰＵ、３・・・上位情報処理装置のメモリ、４・・
・メモリバスケーブル、６・・データ入力装置、６・・
バッファメモリ、７・・・データ入力装置のＣＰＵ、８
・・・インタフェースメモリアドレス検出回路、９・・
・書込み終了通知アドレス検出回路、１ｏ・・・・・７
フアバンク切換回路、１１・・・バッファカウンタ。 代理人の氏名 弁理士 中 尾 敏 男 はか１名第１
図 第２図
Claims (1)
- 情報処理装置のＣＰＵメモリバスインタフェースを入力
データとするデータ入力装置のメモリバスインタフェー
スの入力部にバッファメモリを設け、このバッファメモ
リにバンク切換制御回路を設けることにより、出力側で
ある情報処理装置から同一アドレスを持つ複数ブロック
のデータを高速に出力された場合でも、上記バッファメ
モリのバンクを切換制御することにより読み落しなく入
力することを可能としたデータ入力装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20832886A JPS6364145A (ja) | 1986-09-04 | 1986-09-04 | デ−タ入力装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20832886A JPS6364145A (ja) | 1986-09-04 | 1986-09-04 | デ−タ入力装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6364145A true JPS6364145A (ja) | 1988-03-22 |
Family
ID=16554446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20832886A Pending JPS6364145A (ja) | 1986-09-04 | 1986-09-04 | デ−タ入力装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6364145A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5731072A (en) * | 1980-07-31 | 1982-02-19 | Mitsubishi Electric Corp | Multiprocessor |
| JPS58105344A (ja) * | 1981-12-17 | 1983-06-23 | Sumitomo Electric Ind Ltd | バツフアメモリ管理方式 |
| JPS60175158A (ja) * | 1984-02-21 | 1985-09-09 | Nippon Telegr & Teleph Corp <Ntt> | 内容検索処理装置 |
-
1986
- 1986-09-04 JP JP20832886A patent/JPS6364145A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5731072A (en) * | 1980-07-31 | 1982-02-19 | Mitsubishi Electric Corp | Multiprocessor |
| JPS58105344A (ja) * | 1981-12-17 | 1983-06-23 | Sumitomo Electric Ind Ltd | バツフアメモリ管理方式 |
| JPS60175158A (ja) * | 1984-02-21 | 1985-09-09 | Nippon Telegr & Teleph Corp <Ntt> | 内容検索処理装置 |
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