JPS6362474A - カラ−画像信号処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は、カラー画像信号を処理するカラー画像信号処
理装置に関し、さらに詳細にいえば、例えば、カラー・
イメージ・センサから周期的に１画素毎に赤、緑、青の
順番に送られて来るカラー画像データを、任意の画素位
置から赤、緑、青、白のようにプログラマブルにタイミ
ングを変更可能なカラー画像信号処理装置に関する。

〔従来技術〕

従来、この種のタイミング信号の変換は、一般に、−周
期の動作に同期してカウントを行なうカウンタの出力を
ゲート回路やコンパ１ノータを使用して所定のタイミン
グ信号を発生するようにハードウェアで構成していた。

しかし、信号の種類が多い場合、または、プログラマブ
ルにするような場合には、ゲート回路やコンパレータの
数、コンパレータに与える信号線の数が増加することか
ら、回路が非常に大規模、複雑になるという欠点がある
。

例えば、上記のカウンタが１２ビットで構成さ第１、任
意の区間信号をプログラマブルに発生するためには、１
つの信号に対してスタート・タイミングを指定するコン
パレータ、エンド・タイミングを指定するコンパレータ
と２つ必要となり、タイミンクを指定するための信号線
は、各１２ビツト、π１２・１ビツト必要となる。従っ
て、８つの区間信号を発生するためには、コンパレータ
が１６ケ、タイミングを指定する信号線が１９２ビツト
も必要になる。

また、上記の１画素毎に赤、緑、青の順番にＩＡられて
来るカラー画像データを、赤、緑、青、白のようなタイ
ミングに変換するにも多くのゲート回路、データ遅延の
ためのＤタイプ・フリップ・フロップ回路等が多く必要
となる。

〔目的〕

本発明の目的は、上記従来の欠点を除去し、単純な回路
構成でプログラマブルに色信号のタイミング変換が可能
で、かつ、主走査の周期をも自由に設定可能なカラー画
像信号処理装置を提供する事を目的としている。

〔実施例〕

以下、実施例をもとに本発明の詳細な説明を行なう。

第１図は、本発明を適用可能な原稿読み取り装置の機構
を示す図である。

カラー読み取りが可能な密着型ＣＣＤライン・イメージ
・センサ１と原稿面を照明するための光源２より構成さ
れる光学系３は、図示の副走査方向に駆動系により移動
され原稿像の読み取り動作を行なう。駆動系は、パルス
・モータ５、駆動ベルト６、プーリー７．８より構成さ
れ、原稿台ガラス４に下向きに置かれた原稿の走査を行
なう。

本実施例においては、密着型ＣＯＤライン・イメージ・
センサ１で読み取ったカラー画像のうち任意の部分を抜
き取り、画像クロックの周波数変換、タイミングの変換
を行い、また、１ラインの像の読み取り区間＝時間を変
更し、読み取り速度も変更可能にするものとする。

第２図は、第１図示の原稿読み取り装置の制御回路の構
成図の例である。

ＣＣＤｌ０は、密着型ＣＣＤライン・イメージ・センサ
ｌに対応するライン・イメージ・センサであり、原稿を
読み取ったアナログ画像信号は、サンプル・アンド・ホ
ールド回路１１でノイズの除去をされ、増幅回路１２で
増幅されたあと、アナログ・デンタル変換器１３でデジ
タル信号に変換される。

ＣＣＤｌ０には、タイミング発生回路１６で発生する駆
動信号がＣＣＤドライバ１５を介して与えられ、また、
タイミング発生回路１６からは、アナログ・デジタル変
換器１３より出力されるカラー・デジタル画像信号を変
換するための信号もファースト・イン・ファースト・ア
ウト・メモリ（ＦＩＦＯ）　１４、Ｄタイプ・フリップ
・フロップ回路（ＤＦＦ）２１に出力される。

ＣＰＵ１７は、装置全体の制御、および、タイミング発
生回路１６の制御をＲＯＭ１８　　に記憶された制御プ
ログラムを実行することで行なう。

ＲＡ　Ｍ　ｌ　９は、プログラム実行の際にデータの一
時記憶等に使用され、操作部２０は、原稿読み取り開始
の指示、読み取りエリアの設定等を行なうものである。

次に、第２図示のタイミング発生回路１６の具体的な回
路構成例を第３図を使って説明する。

発振回路３０は、基本タイミング・クロックを生成する
ための回路であり、発振出力ＣＫは分周カウンタ３１に
され、クロックφｌ、φ２を生成する。

分周カウンタ３１は、例えば、スタンダードＴＴＬであ
るＴＩ社の７４ＬＳ１６９Ｂのような同期式カウンタが
使用でき、本例ではダウン・カウンタとして使用してい
る。

ＲＡ、　Ｍ　３３は、タイミングを記憶するためのり一
ド、ライト可能なメモリであり、例えば、２に×８バイ
ト構成の汎用スタティックＲＡＭ等が使用可能である。

セレクタ３２は、ＣＰＵ１７でＲＡ　Ｍ　３３をアクセ
スするか、カウンタ３５のカウント信号によりＲＡ　Ｍ
　３３に記憶されたデータを順次読み出すかを選択する
ための切り換え回路であり、ＣＰＵ１７によりいずれか
が選択制御される。

ＲＡＭ３３へのデータ・アクセスは、ＣＰＵｌ７により
双方向バス・ドライバ３４を介して行なわれ、カウンタ
３５のカウント信号によりＲＡ、　Ｍ　３３に記憶され
たデータを順次読み出す場合には、Ｄタイプ・フリップ
・フロップ３６にデータが保持される。

ＮＡＮＤゲート回路３７、ＮＯＲゲート回路３８は、カ
ウンタ３７をクリアするための信号ＨＳをクロックφｌ
、φ２．５ＹＮＣ信号より生成するための回路である。

カウンタ３５は、例えば、スタンダードＴＴＬであるＴ
Ｉ社の７４ＬＳ１６３のような同期式クリア入力端子を
持った同期式アップ・カウンタが使用可能である。

第４図は、タイミング発生回路１６の動作タイミングの
例であり、ＤＦＦ３６　　より出力されるタイミング信
号であるＷＲＥＢ信号、ＲＤＳＴ信号、ＲＤＥＢように
セレクタ３２をセットし、ＲＡＭ３３の各データ・ビッ
トを全アドレス領域にわたって所定の値にセットする。

例えば、Ｓ　Ｙ　Ｎ　Ｃ信号の場合、クロックφｌ　が
１マイクロ秒の時に一周期１ミリ秒とするためには、本
実施例の場合、対応するデータ・ビットのアドレスＯ〜
９９８に値０を書き込んでおき、アドレス９９９以上に
は値ｌを書き込んでおけばよい。

セレクタ３２をカウンタ３５側にセットすると図示のよ
うにカウントの途中から読み出し動作が開始され、始め
にＨ３信号が有効になった時にクロックφ１．φ２の位
相合わせが行なわれる。その後は、図示のようにＲＡＭ
３３にセットされたデータがアドレス０から順次読み出
されタイミング信号が発生する。

ＨＳ信号は、ＣＣＤ１０の光電荷の蓄積周期を規定する
信号である。ＩＩＳ信号がＣＣＤｌ０に入力されると光
電荷蓄積を蓄積するフォト・セルからトランスファ・ゲ
ートへと光電荷の転送が行われ、クロックφｌによって
逐次アナログ画像信号がＣＣＤ　１０より読み出される
。

本実施例において、ＣＣＤｌ０には図示のような有効画
素区間があるものとし、また、各フォト・セルには、シ
アン、マゼンタ、イエローの色フィルターが順番に印刷
され、従って、図示のようにレッド（Ｒ）、グリーン（
Ｇ）、ブルー（Ｉ３）の色成分のアナログ画像信号が得
られるものとする。

ＷＲＥＢ信号が値１の時に、アナログ・デジタル変換器
Ｉ３のデジタル出力＝信号ＡがＦＩ　Ｆ　Ｏｌ　４に書
き込まれる。信号Ａは、クロックφ１に同期して順次図
面の数字の１．２．３〜の順番でＦＩ　Ｆｏ　１１１に
書き込まれる。ＦＩＦＯ１４は、クロックφｌの立ち下
がりエツジでＷＲＥＢ信号が値１の時にデータの書き込
みを行なうものとする。

一方、ＦＩＦＯ１４よりのデータ読み出しは、ＲＤＥＢ
信号が値１の時に、クロックφ２の立ち下がりエツジに
同期して順次図面の数字の１．２．３〜の順番でＰＩＦ
Ｏ１４より読み出される。読み出された信号Ｂは、ＤＦ
Ｆ２１でＲＤＥＢ信号とともにクロックφ２の立ち上が
りエツジでラッチされる。ラッチされた信号Ｃ，ＲＤＥ
Ｂ’信号は、次段の回路に送られ、例えば、レッド、グ
リーン、ブルーの色成分から輝度成分信号（Ｗ）を図示
のタイミングで生成する。

このように、第２図の回路ではＣＣＤｌ０の有効画素区
間の範囲でＷＲＥＢ信号を自由に移動させることにより
、任意の画像エリアの抜き取りが可能になっており、画
像データも２分の１の画像クロックに変換されている。

また、Ｗ　ＲＥ　Ｂ信号を１１１，０００゜１１１．０
００〜といったように間欠に出力することにより画像の
間引き（＝縮小動作）も同時に行なうことが可能になっ
ている。

次に、第５図、第６図を使用して、クロックφｌ。

φ２の位相力月−Ｉｓ信号が有効となった時に所定の位
相になることについて説明する。図を見ても分かるよう
に、当然例では一周期はカウンタ３５が偶数カウントと
なる場合に限られる。

第５図は、クロックφ１．φ２の位相があっている場合
のタイミング・チャートの例を示しており、第４図は、
クロックφＩ、φ２の位相があっていない場合のタイミ
ング・チャートの例を示している。

第６図のようにクロックφｌ、φ２の位相かあ、ってい
ない場合には、例えば、上記の例であればアドレスｎ＝
９９９の５ＹＮＣ信号では、ＨＳ信号が発生しないため
にｎ＋１のアドレスのデータで図示のようにＩＩＳ信号
が有効となり次の周期からは位相の合った状態になる。

このように本実施例においては、自動的にクロックφｌ
、φ２の位相が行なわれる。

第７図は、ＣＰＵ１７の制御フロー・チャー１・の例で
あり、第４図に示すタイミング・チャートに応じた処理
をステップＳＰＩ〜ＳＰ４にわたって行なっている。

尚、本実施例においては、ＲＡ　Ｍ　３３のデータ変更
にマイクロ・コンピュータを想定しているが、例えば、
複数のタイミングをあらかじめリード・オンリー・メモ
リ等に記憶しておきハードウェアでＲＡＭ３３に転送す
るようにしてもよい。

また、１４のメモリにはＦＩＦＯを本実施例では使用し
ているが、汎用のランダム・アクセス・メモリ（ＲＡＭ
）を使用して同等の機能を実現するようにしてもよい。

また、ＲＡＭを使用した場合には、ＲＡＭのアドレス信
号を２．　１．　０．　５．　４．　３．〜といったよ
うにランダムに変化出来るように構成することにより、
赤、緑、青の順番に送られて来るカラー画像データを、
青、緑、赤のように順番を変えて出力することも可能に
なる。

この様に、複雑な複数のタイミング信号を非常に単純な
回路（１り成で実現しており、また、タイミ゛／グの記
憶をリード・ライト可能なメモリを使用する事によって
タイミングの変更も極めて容易になっている。

これにより、シリアルに入力されるカラー画像信−−号
の出力タイミング或いは出力期間等を任意に調整、設定
可能となるものである。

〔効　果〕 以上説明した様に、本発明によると、シリアルに送られ
ているカラー画像信号を任意のタイミングで出力可能と
なるものである。

【図面の簡単な説明】

第１図は、本発明を適用した原稿読み取り装置のメカニ
カルな構成を示す図、 第２図は、原稿読み取り装置の制御回路の構成図、第３
図は、タイミング発生回路１６の具体的な回路構成図、 第４図は、タイミング信号発生回路の動作タイミングチ
ャート図、 第５図は、クロックφｌ、φ２の位相があっている場合
のタイミング・チャート図、 第６図は、クロックφ１．φ２の位相があっていない場
合のタイミング・チャート図、 第７図は、ＣＰＵ１７の制御フロー・チャートの例であ
る。 図において、１はＣＣＤライン・イメージ・セン仲、２
は光源、３は光学系、５はパルス・モータ、１６はタイ
ミング発生回路、３３はＲＡ　Ｍである。

Claims (1)

【特許請求の範囲】
1. シリアルに送られてくるカラー画像信号をリード・ライ
   ト可能な記憶手段にタイミングデータを書込むことによ
   り任意のタイミングのカラー画像信号に変換することを
   特徴とするカラー画像信号処理装置。