JPS6362427A - デ−タ通信における誤り検出方式 - Google Patents
デ−タ通信における誤り検出方式Info
- Publication number
- JPS6362427A JPS6362427A JP20584786A JP20584786A JPS6362427A JP S6362427 A JPS6362427 A JP S6362427A JP 20584786 A JP20584786 A JP 20584786A JP 20584786 A JP20584786 A JP 20584786A JP S6362427 A JPS6362427 A JP S6362427A
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- Japan
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- inverted
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- 238000004891 communication Methods 0.000 title claims abstract description 19
- 238000001514 detection method Methods 0.000 title claims 2
- 238000000034 method Methods 0.000 description 9
- 230000005540 biological transmission Effects 0.000 description 7
- 239000000872 buffer Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
Landscapes
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は２進値シリアル信号の通信における通信誤りの
検出方式に関するものである。
検出方式に関するものである。
（従来の技術）
従来、データ通信における誤り検出の方式としては、朝
日新聞社発行による［パソコンデータ通信ブ「１トコル
ハンドブツク」にも記載されているように、データにパ
リティビットを付加したり、ＣＲＣ方式等によって実施
されているのが一般である。
日新聞社発行による［パソコンデータ通信ブ「１トコル
ハンドブツク」にも記載されているように、データにパ
リティビットを付加したり、ＣＲＣ方式等によって実施
されているのが一般である。
（発明が解決しようとする問題点）
しかしながら、上記の方式においては、通信誤りを検出
できたとしても、どの位置のピッＩ〜にビット化けが生
じたかは判別できず、また単なるパリディビットの付加
による方式においては、同時に２ビツトのビット化けが
生じた場合は、通信誤りの検出ができなかった。
できたとしても、どの位置のピッＩ〜にビット化けが生
じたかは判別できず、また単なるパリディビットの付加
による方式においては、同時に２ビツトのビット化けが
生じた場合は、通信誤りの検出ができなかった。
本発明は１．Ｆ記問題点を除去し、通信誤りが起きた場
合、複数のビットに同時にビット化（）があっても、い
ずれのビットに誤りが生じたかを簡単に検知し得る方式
を提供することを目的とする。
合、複数のビットに同時にビット化（）があっても、い
ずれのビットに誤りが生じたかを簡単に検知し得る方式
を提供することを目的とする。
（問題点を解決するための手段）
本発明は前記問題点を解決するために、ディジタルの情
報信号と該情報信号の各ビットについての反転信号とを
シリアル伝送し、前記情報信号と反転信号とを受信して
該各信号のぞれぞれ同位のビットに対応の各データが互
いに反転した関係にあるか否かを判別刃ることによって
通信の誤りの有無を検知し得る方式を提供することを目
的とする。
報信号と該情報信号の各ビットについての反転信号とを
シリアル伝送し、前記情報信号と反転信号とを受信して
該各信号のぞれぞれ同位のビットに対応の各データが互
いに反転した関係にあるか否かを判別刃ることによって
通信の誤りの有無を検知し得る方式を提供することを目
的とする。
（作用）
ディジタルの情報信号と、該情報信号の各ビットについ
て、反転された信号とが送（５側からシリアル伝送され
ると、受信側で、該各信号のそれぞれ同位のビットのデ
ータが互いに反転した関係にあるか否かが判別され、反
転しているときは受信された情報信号は正常であり、反
転していないビットが含まれているときは、その情報信
号は当該ビットのデータに通信の誤りが生じたものと判
別される。
て、反転された信号とが送（５側からシリアル伝送され
ると、受信側で、該各信号のそれぞれ同位のビットのデ
ータが互いに反転した関係にあるか否かが判別され、反
転しているときは受信された情報信号は正常であり、反
転していないビットが含まれているときは、その情報信
号は当該ビットのデータに通信の誤りが生じたものと判
別される。
（実施例）
第１図は本発明の一実施例を示すデータ通信システムの
回路図である。
回路図である。
同図において、ＢＦｌはバッファで、送信側においてデ
ータバスＤＢの送信用の情報信号Ａ１〜Ａｎを一時保持
する。ＩＮＩ〜ＩＮｎはインバータで、情報信号Ａ１−
八〇を各ビットについての反転信号Ａ１−八〇となす。
ータバスＤＢの送信用の情報信号Ａ１〜Ａｎを一時保持
する。ＩＮＩ〜ＩＮｎはインバータで、情報信号Ａ１−
八〇を各ビットについての反転信号Ａ１−八〇となす。
ＳＥＬはセレクタで、情報信号Ａ１−八〇と反転信号１
〜Ａｎとを受りていて、該各信号を順次出力する。ＴＲ
Ｍはトランスミッタで、パラレルの該各信号をシリアル
信号に変換して伝送する、ＴＩＭＩは送信側のタイミン
グ発生器で、バッファＢＦ１ 、セレクタＳＥＬ、 ト
ランスミッタＴＲＭの各動作タイミングを設定する。
〜Ａｎとを受りていて、該各信号を順次出力する。ＴＲ
Ｍはトランスミッタで、パラレルの該各信号をシリアル
信号に変換して伝送する、ＴＩＭＩは送信側のタイミン
グ発生器で、バッファＢＦ１ 、セレクタＳＥＬ、 ト
ランスミッタＴＲＭの各動作タイミングを設定する。
ＲＣＶはレシーバで、伝送路Ｔｒを介してシリアルの情
報信号Ａ１−八〇と反転信号へ１〜Ａｎとを受信してパ
ラレル信号に変換する。ＢＦ２はバッファで、受信され
た情報信号Ａ１〜Ａｎを一時保持してデータバスＤＢ２
に出力する。ＢＦ３はバッファで、受信された反転信号
Ａ１−八〇を一時保持する。ＥＸ ＯＲ１〜ＥＸ ＯＲ
ｎは判別手段としての排他的ＯＲゲー１−で、それぞれ
が情報信号Ａ１−八〇とその反転信号Ａ１−八〇との各
同位のビットのデータを対にして受けていて、各ビット
についての対をなしたデータ、Ａ１とＡ１〜Ａｎと八〇
がそれぞれ互いに反転した関係にあるとき、その出力Ｅ
Ｒ１〜ＥＲｎはそれぞれ論理値ＩＩ １ Ｐ！となり、
あるビットについて互いに等しいときは出力ＥＲＩ〜Ｅ
Ｒｎは当該ビットに対応するものがＯ″となる。ＡＮＤ
はＡＮＤゲートで、排他的ＯＲゲートＥ×ＯＲ１〜ＥＸ
ＯＲｎの出力ＥＲ１〜ＥＲｎがすべて°°１″のとぎ
その出力ＥＲＴは１”、いずれかのビットについて１４
０ ＩＴのときは出力ＥＲ１は１″となる。
報信号Ａ１−八〇と反転信号へ１〜Ａｎとを受信してパ
ラレル信号に変換する。ＢＦ２はバッファで、受信され
た情報信号Ａ１〜Ａｎを一時保持してデータバスＤＢ２
に出力する。ＢＦ３はバッファで、受信された反転信号
Ａ１−八〇を一時保持する。ＥＸ ＯＲ１〜ＥＸ ＯＲ
ｎは判別手段としての排他的ＯＲゲー１−で、それぞれ
が情報信号Ａ１−八〇とその反転信号Ａ１−八〇との各
同位のビットのデータを対にして受けていて、各ビット
についての対をなしたデータ、Ａ１とＡ１〜Ａｎと八〇
がそれぞれ互いに反転した関係にあるとき、その出力Ｅ
Ｒ１〜ＥＲｎはそれぞれ論理値ＩＩ １ Ｐ！となり、
あるビットについて互いに等しいときは出力ＥＲＩ〜Ｅ
Ｒｎは当該ビットに対応するものがＯ″となる。ＡＮＤ
はＡＮＤゲートで、排他的ＯＲゲートＥ×ＯＲ１〜ＥＸ
ＯＲｎの出力ＥＲ１〜ＥＲｎがすべて°°１″のとぎ
その出力ＥＲＴは１”、いずれかのビットについて１４
０ ＩＴのときは出力ＥＲ１は１″となる。
７１Ｍ２は受信側のタイミング発生器で、レシーバＲＣ
Ｖ、バッファＢＦ２ 、ＢＦ３の各動作タイミングを設
定する。
Ｖ、バッファＢＦ２ 、ＢＦ３の各動作タイミングを設
定する。
以上の構成において、８ビット信号の通信を例にその動
作を説明する。
作を説明する。
情報信号Ａ１〜Ａｎとして、たとえば１００１１１０１
を送信する際に、同時にこの信号の各ビットを反転させ
た反転信号Δ１〜Ａｎ即ち０１１０００１０も送信され
る。一方、受信側では、この２信ＱＡ１〜八〇ＳＡ１〜
八〇を受けた排他的ＯＲゲートＥｘ ＯＲ１〜Ｅｘ Ｏ
Ｒｎの出力ＥＲｔ〜ＥＲｎが１１１１１１１である場合
に正常に信号の受信がなされたものとし、この値以外で
あった場合、通信誤りが起こったものと判定される。
を送信する際に、同時にこの信号の各ビットを反転させ
た反転信号Δ１〜Ａｎ即ち０１１０００１０も送信され
る。一方、受信側では、この２信ＱＡ１〜八〇ＳＡ１〜
八〇を受けた排他的ＯＲゲートＥｘ ＯＲ１〜Ｅｘ Ｏ
Ｒｎの出力ＥＲｔ〜ＥＲｎが１１１１１１１である場合
に正常に信号の受信がなされたものとし、この値以外で
あった場合、通信誤りが起こったものと判定される。
たとえば、上記の２信号が送信された時、受信側で仮に
情報信号Ａ１〜Ａｎが１０００１００１、反転信号Ａ１
−八〇が０１１０００１０’Ｔ”あったとき、排他的Ｏ
ＲゲートＥｘ ＯＲ１〜Ｅｘ ＯＲｎの出力ＥＲ１〜Ｅ
Ｒｎが１１１０１０１１であり、ＡＮＤゲートＡＮＤの
出力ＥＲＴがＬレベルとなって通信誤りが生じたと判別
される。又出力ＥＲ１〜ＥＲｎの０″となった位置に対
応するビットにビット化けが起った事が判別される。
情報信号Ａ１〜Ａｎが１０００１００１、反転信号Ａ１
−八〇が０１１０００１０’Ｔ”あったとき、排他的Ｏ
ＲゲートＥｘ ＯＲ１〜Ｅｘ ＯＲｎの出力ＥＲ１〜Ｅ
Ｒｎが１１１０１０１１であり、ＡＮＤゲートＡＮＤの
出力ＥＲＴがＬレベルとなって通信誤りが生じたと判別
される。又出力ＥＲ１〜ＥＲｎの０″となった位置に対
応するビットにビット化けが起った事が判別される。
尚、上記の例では、１つの伝送路に２信号を連続して送
信したが、情報信号Ａ１〜Ａｎとその反転信号灯〜Ｓと
を別々の伝送路で送信させてもよい。又既存のハードウ
ェアを利用する際は、第１図の回路と同等な制御を、ソ
フトウェアによって実行させることが可能である。その
フローチャートを第２図に示す。
信したが、情報信号Ａ１〜Ａｎとその反転信号灯〜Ｓと
を別々の伝送路で送信させてもよい。又既存のハードウ
ェアを利用する際は、第１図の回路と同等な制御を、ソ
フトウェアによって実行させることが可能である。その
フローチャートを第２図に示す。
同図において、送信側において、プログラムがスタート
（ＳＴＡＲＴ）して、送信要求があると、送信信号とし
て、情報信号△１〜ＡｎがレジスタＴｘＤに記憶された
後、該情報信号Ａ１〜Ａｎが送信され、引続き信号Ａ１
−八〇の反転信号△１〜八〇が演算さ゛れて送信される
。
（ＳＴＡＲＴ）して、送信要求があると、送信信号とし
て、情報信号△１〜ＡｎがレジスタＴｘＤに記憶された
後、該情報信号Ａ１〜Ａｎが送信され、引続き信号Ａ１
−八〇の反転信号△１〜八〇が演算さ゛れて送信される
。
受信側においては、受信信号として情報信号Ａ１〜Ａｎ
を受信すると、これがレジスタＲＤ１に記憶され、引続
き反転信号Ａ１−八〇を受信するとこれがレジスタＲＤ
２に記憶される。信Ｄ△１〜Ａｎと信号Ａ１〜Ａｎとに
ついて、各同位ビットのデータの排他的論理和ＲＤ１■
ＲＤ２が演算されて、その結果がレジスタＲに記憶され
る。
を受信すると、これがレジスタＲＤ１に記憶され、引続
き反転信号Ａ１−八〇を受信するとこれがレジスタＲＤ
２に記憶される。信Ｄ△１〜Ａｎと信号Ａ１〜Ａｎとに
ついて、各同位ビットのデータの排他的論理和ＲＤ１■
ＲＤ２が演算されて、その結果がレジスタＲに記憶され
る。
レジスタＲの値がすべて１（ａｌｌ °’１”）のとき
は受信処理は正常にして終了する。“０″を含んでいる
ならば、その０となっているエラービットが検出され、
エラー処理として、エラー表示、再送信要求等の指示が
出される。また、情報信号Ａ１−八〇を受信した後に反
転信号に了〜］が受信されないときも同様なエラー処理
がなされる。
は受信処理は正常にして終了する。“０″を含んでいる
ならば、その０となっているエラービットが検出され、
エラー処理として、エラー表示、再送信要求等の指示が
出される。また、情報信号Ａ１−八〇を受信した後に反
転信号に了〜］が受信されないときも同様なエラー処理
がなされる。
（発明の効果）
以上説明したように、本発明によれば、複数のビットに
ビット化番ノが生じてもこれを検出でき、しかもそれが
いずれのビットに生じたかが判別できる。そして情報信
号とその反転信号とを送信するようにしているので、伝
送路の特性にＪ：って“０″が′１″に化けるとか、逆
に“１′′が０″に化けるとかの誤りが生じ易い場合に
も、情報信号に対する特性とし反転信号に対する特性と
では逆になり、よって両者が同時に通信ＩＦＪりを生ず
る機会は殆どないので、高精度に誤りを検出できる。
ビット化番ノが生じてもこれを検出でき、しかもそれが
いずれのビットに生じたかが判別できる。そして情報信
号とその反転信号とを送信するようにしているので、伝
送路の特性にＪ：って“０″が′１″に化けるとか、逆
に“１′′が０″に化けるとかの誤りが生じ易い場合に
も、情報信号に対する特性とし反転信号に対する特性と
では逆になり、よって両者が同時に通信ＩＦＪりを生ず
る機会は殆どないので、高精度に誤りを検出できる。
また情報信号は独立であるから、パリティビット付加に
よる方法を併用することも可能である。
よる方法を併用することも可能である。
第１図は本発明の一実滴例を丞すデータ通信システムの
回路図、第２図は別実施例を示ずデータ通信の動作を示
すフローチャートである。 ＩＮＩ〜ＩＮ２・・・インバータ ＥＸ ＯＲＩ〜ＥＸ ＯＲｎ・・・排他的ＯＲゲート（
判別手段） ＡＮＤ・・・ＡＮＤゲート △１〜八〇・・・情報信号 Ａ１〜Ａｎ・・・反転信号
回路図、第２図は別実施例を示ずデータ通信の動作を示
すフローチャートである。 ＩＮＩ〜ＩＮ２・・・インバータ ＥＸ ＯＲＩ〜ＥＸ ＯＲｎ・・・排他的ＯＲゲート（
判別手段） ＡＮＤ・・・ＡＮＤゲート △１〜八〇・・・情報信号 Ａ１〜Ａｎ・・・反転信号
Claims (1)
- 【特許請求の範囲】 ディジタルの情報信号と該情報信号の各ビットについて
の反転信号とをシリアル伝送し、前記情報信号と反転信
号とを受信して該各信号のそれぞれ同位のビットに対応
の各データが互いに反転した関係にあるか否かを判別す
ることによつて通信の誤りの有無を検知することを特徴
とする データ通信における誤り検出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20584786A JPS6362427A (ja) | 1986-09-03 | 1986-09-03 | デ−タ通信における誤り検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20584786A JPS6362427A (ja) | 1986-09-03 | 1986-09-03 | デ−タ通信における誤り検出方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6362427A true JPS6362427A (ja) | 1988-03-18 |
Family
ID=16513696
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20584786A Pending JPS6362427A (ja) | 1986-09-03 | 1986-09-03 | デ−タ通信における誤り検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6362427A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02291739A (ja) * | 1989-05-01 | 1990-12-03 | Yagi Antenna Co Ltd | データ伝送方式 |
| JPH036141A (ja) * | 1989-06-01 | 1991-01-11 | Nec Corp | フェイルセーフ遠方制御方式 |
| JP2009112768A (ja) * | 2007-10-17 | 2009-05-28 | Sanyo Product Co Ltd | 遊技機 |
| JP2014056577A (ja) * | 2009-04-01 | 2014-03-27 | Seiko Epson Corp | 記憶装置、基板、液体容器、データ記憶部に書き込むべきデータをホスト回路から受け付ける方法、ホスト回路に対し電気的に接続可能な記憶装置を含むシステム |
-
1986
- 1986-09-03 JP JP20584786A patent/JPS6362427A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02291739A (ja) * | 1989-05-01 | 1990-12-03 | Yagi Antenna Co Ltd | データ伝送方式 |
| JPH036141A (ja) * | 1989-06-01 | 1991-01-11 | Nec Corp | フェイルセーフ遠方制御方式 |
| JP2009112768A (ja) * | 2007-10-17 | 2009-05-28 | Sanyo Product Co Ltd | 遊技機 |
| JP2015142840A (ja) * | 2007-10-17 | 2015-08-06 | 株式会社三洋物産 | 遊技機 |
| JP2017018728A (ja) * | 2007-10-17 | 2017-01-26 | 株式会社三洋物産 | 遊技機 |
| JP2014056577A (ja) * | 2009-04-01 | 2014-03-27 | Seiko Epson Corp | 記憶装置、基板、液体容器、データ記憶部に書き込むべきデータをホスト回路から受け付ける方法、ホスト回路に対し電気的に接続可能な記憶装置を含むシステム |
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