JPS6359682A - 高速パタ−ン整合装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ＩＣ等の組立製造装置における位置Ｐ！識用
の高速パターン整合装置に関する。

従来技術 従来、このパターン整合の１つの手刀に差の絶対値法（
ＳＳＤＡ法）が提案されている。この差の絶対値法は基
準となるテンプレートの基準の画素信号と対象物のテン
プレートに対応する大きさの画素信号とをそれぞれ順次
対応させてその差の絶対値を取り、その差の絶対値の最
小位置をサーチ位置にしていた。例えば、第３図に示し
たように画素数が６４　Ｘ　６４のテンプレート画像１
と、画素数が２５６　Ｘ　２５６の対象物の画像（対象
画像と称す）２があるとすると、テンプレート１の画像
中の図形Ａと同じ図形が対象画像２の中のどこに存在す
るかを捜すのが位置認識である。まず、対象画像２の左
上端画像２ａの６４　Ｘ　６４個の画素とテンプレート
１の６４　Ｘ　６４個の画素のマツチングを取る。次に
。

対象画像の１列ずらした隣の画像の６４　Ｘ　６４個の
画素とテンプレートの画素とのマツチングを取り、さら
に１９３ずらした後、また縦に１行ずらし、そして順次
１列ずつ右にずらし、最後に右下の６４×６４個の画素
のマツチングを取るようにしている。

しかしながら、このように構成した従来の方法では、対
象物の画素信号とテンプレートの画素信号とのマツチン
グの回数が膨大となり、従ってソフトウェアの処理時間
が長くなり、製造ラインでの生産性を低下させていた。

例えば、テンプレートサイズが６４　Ｘ　６４の場合、
対象物の対象画素は２５６　Ｘ　２５６とすると、マツ
チング回数は１９３　Ｘ　１９３　Ｘ　６４　Ｘ　６４
　＝約１億５千万回となり、１回のマツチング処理時間
を仮に１μＳとすると、処理時間は２．５分かかるとい
う欠点があった・ この欠点を解消するために、本出願人は、第４図に示し
た高速パターン整合装置を提案した（特願昭６１−１３
７０４６号明細書参照）、この高速パターン整合装置は
テレビカメラ３で検出された対象物からの画像をＡ／Ｄ
変換器４で縦横の画素（２５６Ｘ　２５６）の２値画像
に変換して画像メモリ５に記憶し、またテンプレートの
画像の画素はテンプレートメモリ６に記憶している。ま
た画像メモリ５から読み出された画素信号はシフトレジ
スタ７とバッファメモリ８からなる信号整列回路９に入
力され、それぞれ列（または行）毎に読み出され易いよ
うに配列される。この信号整列回路９については後に詳
しく述べる。信号整列回路９の出力は一致検出部１０に
入力され、テンプレートメモリ６からテンプレートの画
素と一列毎比較される。この一致検出部１０で検出され
た不一致の数は不一致数積算部１１に入力されて加算さ
れる。この不一致数積算部１１で加算された不一致数は
、ミニマム検出部１２に入力される。このミニマム検出
部１２で前に記憶された不一致数と比較され、小さい方
の不一致数がミニマム漬気部１２に残され、この残され
た不一致数に対応する画像の画素のアドレスがアドレス
計算部１４からアドレス保持部１３に入力される。

この残されたアドレスは中央処理装置ＣＰＵ１５に入力
される。なお、クロック発生部１６からアドレス計算部
１４（画像メモリ５、テンプレートメモリ６、バッファ
メモリ８のアドレスを計算し、それぞれに出力する。）
、一致検出部１０、不一致数積算部１１、ミニマム検出
部１２に入力される。

次に、第５図は、第４図の信号整列回路９の具体的回路
であり、これを具体的に説明するために、テンプレート
の画素は６４　Ｘ　６４で対象画素は２５６×２５６個
あるものとする。従って、画像メモリ５には、対象画素
に対応して第１列にＭ工□、Ｍ１□、・・・・・、Ｍ１
□５いＭ□２．い第２列にＭ　２１、Ｍ　２２、・・・
・・、Ｍ２２５３、Ｍ　２２　Ｓ　イ　・・・第２５５
列にＭｚｓｓｔ、　Ｍ２ｓＳ２、・”　”　’　Ｍ　２
　Ｓ　Ｓ　２５　Ｓ、Ｍ２　Ｓ　Ｓ　２　Ｓ　Ｇ　ｓ最
後の第２５６列にＭ　ｚ　ｓ　Ｇｉ＋　Ｍ　ｚ　ｓ　Ｇ
　２、・・・・・”　Ｍｚｓｓｚｓｓ、Ｍ２□２，６が
記憶されている。また、信号整列回路９のレジスタ７は
７□、７□、７３、・・・・・、’７ｃ１．７６４の６
４個のレジスタからなり、バッファメモリ８は第１列に
８１１，８□２、・・・・・８１，３．８□Ｇ４の６４
個の記憶部、第２列に８□□、８□２．・・・・・・８
□０．８□６４の６４個の記憶部、さらに順次６４個づ
つの記憶部が並び、第２５５列に８□５５□、８２５５
２、・・・・・・・・８２ｆ５Ｇｆｆ、８□５，６゜の
６４個の記憶部、第２５６列に８□９．□、８□、６□
、・・・・８□、６Ｇ７．８２５ＧＧ４の６４個の記憶
部が設けられている。

第６図は、第４図の一致検出部１０、不一致数積算部１
１、ミニマム検出部１２、アドレス保持部１３の回路図
で、一致検出部１０は対象画素の信号用にそれぞれ端子
Ａに接続された６４ビツトの第１シフトレジスタ２８□
〜２８□が設けられ、またテンプレートの画素信号用に
それぞれ端子Ｂに接続された６４ビツトの第２シフトレ
ジスタ２９１〜２９Ｇ４がそれぞれ対応して設けられ、
それらの対応するビット毎にエクスクル−シブオア３０
１１〜３０１−１・・・・・・・、３０６４□〜３０□
□が接続され、これらのエクスクル−シブオアの出力は
不一致数積算部１１のオペアンプ３１で電流加算され、
このオペアンプ３１の加算値はサンプルホールド回路３
２でホールドされ、Ａ／Ｄ変換器３３でデジタル信号に
変換され、ミニマム検出部１２に入力され、前にラッチ
されていた加算値と比較され、その加算値の小さい方が
残され、最後に残された加算値に対応するアドレスがア
ドレス保持回路１３で保持される。

このように構成された高速パターン整合装置において、
信号整列手段９では、バッファメモリ８から順次縦の列
毎に画像信号を読み出してシフトレジスタ７に順次入力
し、この入力された信号に画像メモリ５から順次１画素
信号を読み出してシフトレジスタ７に入力し、再びシフ
トレジスタ７からから出力された信号はバッファメモリ
８の読み出された部分に記憶される。そして、信号整列
手段９から読み出された画素信号とテンプレートメモリ
６から読み出されたテンプレート画像信号との一致を一
致検出部１０で検出し、この一致検出部１０で検出され
た不一致数を不一致積算部１１で積算し、不一致数積算
部１１で積算された最小不一致数をミニマム検出部１２
で検出し、ミニマム検出部１２で不一致数の最小値を検
出したとき１画像メモリ５から読み出されたアドレスを
アドレス保持部１３で保持し、保持されたアドレスを中
央処理装置ＣＰＵに入力するようにしている。

光貝ｊ」ぢＬしようとすケ」４立 しかしながら、このように構成された高速パターン整合
装置では、画像メモリ５から一致検出部１０に信号を送
るサイクルが、「バッファメモリ８からの出力がシフト
レジスタ７と一致検出部１０へ入力され」、次に「画像
メモリ５からの出力がシフトレジスタ７へ入力され」、
さらに「シフトレジスタ７の出力がバッファメモリ８へ
入力される」というように、連続的でないので、高速処
理ができないという欠点があった。

問題点を解決するための手 本発明は、上記問題点を解決するために、対象物の表面
をテレビカメラで撮映した像を縦横に多数の画素に分解
してＡ／Ｄ変換器でデジタル信号に変換する変換手段と
、該変換手段で変換したデジタル画素信号を記憶する画
像メモリと、上記対象物の表面の一部に相当するテンプ
レートの標準画素のデジタル信号を記憶するテンプレー
トメモリと、上記画像メモリから読み出された画像信号
を上記テンプレートの縦の画素数に相当する数だけ順次
出力する信号整列手段と、該信号整列手段から読み出さ
れた画素信号を、上記テンプレートメモリの行の画素数
に相当するビットを有し、かつ上記テンプレートの列の
数だけ設けた第１のシフトレジスタに入力し、上記テン
プレートメモリから読み出された信号を、」二記第１の
シフトレジスタに対応して並置した第２のシフトレジス
タに入力し、上記第１、第２のシフトレジスタの対応す
るビット毎にそれぞれエクスクル−シブオアを接続し、
これらのエクスクル−シブオアの出力を電流加算して一
致を検出する一致検出部と、該−致検出部において検出
された不一致の数を積算する不一致数積算部と、該不一
致積算部からの最小不一致数を検出するミニマム検出部
と、該ミニマム検出部で最小値を検出したときに画像メ
モリから読み出されたアドレスを保持するアドレス保持
部と、該アドレス保持部からのアドレスを入力する中央
処理装置ＣＰＵとからなる高速パターン整合装置におい
て、上記一致検出部には上記信号整列手段の入力端子と
出力端子が同数接続され、該イ３号整列手段には先に入
力された信号が先に出力される複数のファーストイン・
ファーストアウトメモリを設け、該−つのファーストイ
ン・ファーストアウトメモリの１つの出力端子を隣接し
た入力端子に順次接続するとともに、端部の出力端子を
次のファーストイン・ファーストアウトメモリの端部の
入力端子に順次接続したことを特徴とする。

作置 本発明によれば、画像メモリから読み出された対象画像
の画素を順次信号整列手段に読み出すことによって、対
象画像の画素を列ごとに順次出力し、不一致数積算部は
配列された対象画像の画素を列または行毎にまたはテン
プレートの画素に対応し画素毎にテンプレートの画素の
列または行との不一致を検出することにより、一致検出
時間が短縮され、生産性が大幅に向上する。

実施例 第１図は、本発明の１実施例の高速パターン整合装置の
信号整列手段のブロック図で、８個の入力端子Ｉ工〜工
、と８個の出力端子０１〜０．を設けたファーストイン
・ファーストアウトメモリ８□〜８゜が８個並置され、
ファース丈ファーストアウトメモリ８１の入力端子■１
は画像メモリ５の出力端子に接続され、またファースト
イン・ファーストアウトメモリ８□〜８゜のそれぞれ出
力端子０１は入力端子■２に接続され、出力端子０２は
入力端チェ、に接続され、順次０．→Ｉ４．０４→■５
．・・・、０７→工、が接続される。そして、ファース
トイン・ファーストアウトメモリ８□の出力端子０９は
次のファーストイン・ファーストアウトメモリ８□の入
力端チェ、に接続されるというように、出力端子ＯＩｌ
は次のファーストイン・ファーストアウトメモリの入力
端チェ、に順次接続される。またそれぞれの出力端子Ｏ
工〜０．は一致検出部１０に接続され、またファースト
イン・ファーストアウトメモリ８゜の出力端子Ｏ，はい
ずれにも接続されず、そのまま一致検出部１０に接続さ
れる。なお、各ファーストイン・ファーストアウトメモ
リ８１〜８８はそれぞれ各行に２５６ビツト設けられて
いる。また、他の構成は上記本出願人が提案した回路構
成と同じである。

このように構成された本実施例の動作を第２図のフロー
チャートにより説明する。まず、スタートすると、画像
メモリ５の第１行目の画像信号が次々にファーストイン
・ファーストアウトメモリ（以下バッファメモリの言う
）８１に送られ、このバッファメモリ８□の最下位ビッ
ト行（２５６列分）には画像メモリ５の１行目が入力さ
れる。

次に、画像メモリ画像メモリ５の第２行目を送ると、バ
ッファメモリ８□の第２ビツトの行に画像メモリの第１
行目が入力され、最下位ビット行には画像メモリ５の第
２行目が入力される。

このように画像メモリ５の６４行目までを次々に送ると
、バッファメモリ８．〜８８には画像メモリの行に対応
して６４行分のデータが入力される。この時、バッファ
メモリの６４ビツトの出力信号Ｄ工〜ＯＳ＋は、画像メ
モリＮ工、〜阿０．に相当する信号であり、一致検出部
１０に送るべく第１列目の信号となっている。ここから
一致検出部で一致検出を開始する。

次に、画像メモリの第６５行目の第１列の画素信号をバ
ッファメモリに送ると、バッファメモリの６４ビツトの
出力信号０１〜Ｄ！４は画像メモリのＭ２□〜Ｍ２．４
に相当する信号となる。つまり一致検出部１０へ第２行
目を送ることになる。同様に画像メモリ６５行目の２５
６列分の画素信号を送ると、一連検出部１０には２５６
列分のデータが送られ、第１回の横方向の走査が行なわ
れる。この２５６列分のデータを送出し終ると、バッフ
ァメモリ８１〜８．の出力信号は画像メモリＭ１２〜Ｍ
□６．に相当する信号になっており、一致検出部１０で
は、走査が縦に１行ずれたことになる。

同様に１画像メモリ５の総べて′の画像信号を送出し終
わると、バッファメモリ８１〜８．の出力信号はに□１
，３〜Ｍ□２□に相当する信号になっている。この時点
で、画像メモリの最後の行を除いた総べての画素信号に
対して一致検出が終了している。この後、さらに画像メ
モリの第１行目の画素信号を送出し終ると１画像メモリ
５の全体のマツチングが終了する。

以上のように構成することにより、一致検出サイクルが
画素信号を送るサイクルと同じとなるので、超高速の処
理となる。即ち、データ送出サイクルを仮に１００ｎｓ
としても、２５６　Ｘ　２５６　Ｘ　１００　＝　６．
５ｍｓと高速になるので、カメラ３から映像信号を取り
込む時間の１７６０秒（＝１６．７ｍ５）より速いので
、多数台のカメラからの画像の処理をリアルタイム（カ
メラの画像を取り込む時間内）に処理できる。

また全体のタイミング回路が先に本出願人が提案した特
許出願の発明の構成よりも簡単になる。またカメラから
の画像信号を画像メモリに取り込まなくても、直接バッ
ファメモリに入力しても処理可能であるので、画像メモ
リを省略して、素子数を少なくすることができる。さら
にファーストイン・ファーストアウトメモリ８□〜８．
への入力を１つの画像メモリからだけでなく、カメラ映
像信号をＡ／Ｄ変換して直接入力することができ、また
複数の画像メモリから入力できるようにして、切替処理
ができるようにしてもよい。

ｘ週の効果 以上の説明から明らかなように、本発明は、画像メモリ
から読み出された対象画像の画素を順次信号整列手段に
読み出すことによって、対象画像の画素を列ごとに順次
出力し、不一致数積算部は配列された対象画像の画素を
列または行毎にまたはテンプレートの画素に対応し画素
毎にテンプレートの画素の列または行との不一致を検出
することにより、一致検出サイクルが画素信号を送るサ
イクルと同じとなるので、超高速の処理となり。

一致検出時間が短縮され、生産性が大幅に向上するとい
う利点がある。

【図面の簡単な説明】

第１図は本発明の実施例の高速パターン整合装置の一部
のブロック図、第２図は高速パターン整合装置の動作を
説明するフローチャート、第３図は従来のパターン認識
装置の原理を説明するための図、第４図は本出願人が提
案した高速パターン整合装置のブロック図、第５図は第
４図の信号整列回路の具体的回路を示した図、第６図は
第４図の一致検出部及び不一致数積算部の詳細回路図で
ある。 ３・・・テレビカメラ、４・・・Ａ／Ｄ変換器、５・・
・画像メモリ、６・・・テンプレートメモリ、８１〜８
３・・・ファーストイン・ファーストアウトメモリ（信
号整列手段）、１０・・・一致検出部、１１・・・不一
致数積算部、１２・・・ミニマム検出部、１３・・・ア
ドレス保持部、１４・・・アドレス計算部、１５・・・
中央処理装置ＣＰＵ、１６・・・クロック発生部。 出願人　　東京重機工業株式会社 第５図

Claims (1)

【特許請求の範囲】
1. 　対象物の表面をテレビカメラで撮映した像を縦横に多
   数の画素に分解してＡ／Ｄ変換器でデジタル信号に変換
   する変換手段と、該変換手段で変換したデジタル画素信
   号を記憶する画像メモリと、上記対象物の表面の一部に
   相当するテンプレートの標準画素のデジタル信号を記憶
   するテンプレートメモリと、上記画像メモリから読み出
   された画像信号を上記テンプレートの縦の画素数に相当
   する数だけ順次出力する信号整列手段と、該信号整列手
   段から読み出された画素信号を、上記テンプレートメモ
   リの行の画素数に相当するビットを有し、かつ上記テン
   プレートの列の数だけ設けた第１のシフトレジスタに入
   力し、上記テンプレートメモリから読み出された信号を
   、上記第１のシフトレジスタに対応して並置した第２の
   シフトレジスタに入力し、上記第１、第２のシフトレジ
   スタの対応するビット毎にそれぞれエクスクルーシブオ
   アを接続し、これらのエクスクルーシブオアの出力を電
   流加算して一致を検出する一致検出部と、該一致検出部
   において検出された不一致の数を積算する不一致数積算
   部と、該不一致数積算部からの最小不一致数を検出する
   ミニマム検出部と、該ミニマム検出部で最小値を検出し
   たときに画像メモリから読み出されたアドレスを保持す
   るアドレス保持部と、該アドレス保持部からのアドレス
   を入力する中央処理装置ＣＰＵとからなる高速パターン
   整合装置において、上記一致検出部には上記信号整列手
   段の入力端子と出力端子が同数接続され、該信号整列手
   段には先に入力された信号が先に出力される複数のファ
   ーストイン・ファーストアウトメモリを設け、該一つの
   ファーストイン・ファーストアウトメモリの１つの出力
   端子を隣接した入力端子に順次接続するとともに、端部
   の出力端子を次のファーストイン・ファーストアウトメ
   モリの端部の入力端子に順次接続したことを特徴とする
   高速パターン整合装置。