JPS6359681A - 高速パタ−ン整合装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ＩＣ等の組立製造装置における位置認識用の
高速パターン整合装置に関する。

菜ＪＣ丸権 従来、このパターン整合の１つの手法に差の絶対値法（
ＳＳＤＡ法）が提案されている。この差の絶対値法は基
準となるテンプレートの基準の画素信号と対象物のテン
プレートに対応する大きさの画素信号とをそれぞれ順次
対応させてその差の絶対値を取り、その差の絶対値の最
小位置をサーチ位置にしていた。例えば、第４図に示し
たように画素数が６４　Ｘ　６４のテンプレート画像１
と、画素数が２５６　Ｘ　２５６の対象物の画像（対象
画像と称す）２があるとすると、テンプレート１の画像
中の図形Ａと同じ図形が対象画像２の中のどこに存在す
るかを捜すのが位置認識である。まず、対象画像２の左
上端画像２ａの６４　Ｘ　６４個の画素とテンプレート
１の６４　Ｘ　６４個の画素のマツチングを取る。次に
。

対象画像の１列ずらした隣の画像の６４　Ｘ　６４個の
画素とテンプレートの画素とのマツチングを取り、さら
に１９３ずらした後、また縦に１行ずらし、そして順次
１列ずつ右にずらし、最後に右下の６４×６４個の画素
のマツチングを取るようにしている。

しかしながら、このように構成した従来の方法では、対
象物の画素信号とテンプレートの画素信号とのマツチン
グの回数が膨大となり、従ってソフトウェアの処理時間
が長くなり、製造ラインでの生産性を低下させていた。

例えば、テンプレートサイズが６４　ｘ　６４の場合、
対象物の対象画素は２５６　Ｘ　２５６とすると、マツ
チング回数は１９３　Ｘ　１９３　Ｘ　６４　Ｘ　６４
　＝約１億５千万回となり、１回のマツチング処理時間
を仮に１μｓとすると、処理時間は２．５分かかるとい
う欠点があった。

この欠点を解決するために、本出願人は、第５図に示し
た高速パターン整合装置を提案した（特願昭６１−１３
７０４６号明細書参照）。この高速パターン整合装置は
テレビカメラ３で検出された対象物からの画像をＡ／Ｄ
変換器４で縦横の画素（２５６Ｘ　２５６）の２値画像
に変換して画像メモリ５に記憶し、またテンプレートの
画像の画素をテンプレートメモリ６に記憶している。ま
た画像メモリ５から読み出された画素信号はシフトレジ
スタ７とバッファメモリ８からなる信号整列回路９に入
力され、それぞれ列（または行）毎に読み出され易いよ
うに配列される。この信号整列回路９については後に詳
しく述べる。信号整列回路９の出力は一致検出部１０に
入力され、テンプレートメモリ６からテンプレートの画
素と一列毎比較される。この一致検出部１０で検出され
た不一致の数は不一致数積算部１１に入力されて加算さ
れる。この不一致数積算部１１で加算された不一致数は
、ミニマム検出部１２に入力される。このミニマム検出
部１２で前に記憶された不一致数と比較され、小さい方
の不一致数がミニマムＡｍ部１２に残され、この残され
た不一致数に対応する画像の画素のアドレスがアドレス
計算部１４からアドレス保持部１３に入力される。

この残されたアドレスは中央処理装置ＣＰＵ１５に入力
される。なお、クロック発生部１６からアドレス計算部
１４（画像メモリ５．テンプレートメモリ６、バッファ
メモリ８のアドレスを計算し、それぞれに出力する）、
一致検出部１０、不一致数積算部１１゜ミニマム検出部
１２に入力される。

また、第６図は、第５図の信号整列回路９の具体的回路
であり、これを具体的に説明するために、テンプレート
の画素は６４　Ｘ　６４で対象画素は２５６ｘ２５６個
あるものとする。従って、画像メモリ５には、対象画素
に対応して第１列にＭ　１１、Ｍ□３、・・・・・。

Ｍ１２５５ｓ　Ｍ１２ｇ＠ｓ第２列にＭ２１、Ｍ　２２
　、・・・・・、Ｍ　２２　Ｓ　＠、Ｍ２□Ｓイ＋　＋
　＊第２５５列にＭｚｓｓｚ、　Ｍ２６，２、・・・・
Ｍｉｓｓｚｓｓ　、Ｍｚｓｓｚｓｓ　、最後の第２５６
列にＭ　１　Ｂ　Ｂ　□、Ｍ　Ｚ　Ｓ　＠　、、・・・
・・・Ｍｚｓｔｚｓｓ、　Ｍ２５Ｇ２□が記憶されてい
るものとする。また、信号整列回路９のレジスタ７は７
□、７□、７１、・・・・・、７．３．７Ｇ４の６４個
のレジスタからなり、またバッファメモリ８は第１列に
８□い８１□、・・・・・８１Ｇ３．８□ｓ４の６４個
の記憶部、第２列に８□１．８２１、・・・・・・８２
Ｇ３＋８□６４の６４個の記憶部、さらに順次６４個づ
つの記憶部が並び、第２５５列にＬｓｓｘ、８２，５□
、・・・・・・・・８□Ｇ１．Ｇ３．８２５５　Ｇ　４
の６４個の記憶部、第２５６列に８２ｓ６い８□、６２
．・・・・８２５＆！３，８□５６□の６４個の記憶部
が設けられている。

次に、第７図は、第５図の一致検出部１０、不一致数積
算部１１、ミニマム検出部１２、アドレス保持部１３の
回路図で、一致検出部１０は対象画像の列の画素信号Ａ
とテンプレートの列の画素信号Ｂがそれぞれ入力される
エクスクル−シブオア１７い１７□、・・・１７Ｇ３．
１７□が設けられ、これらのエクスクル−シブオア１７
１〜１７□の出力はそれぞれ８個づつが１つの読み出し
専用メモリＲＯＭ１８．〜１８゜に入力される。読み出
し専用メモリ１８１〜１８゜のそれぞれ２つづつの出力
端子が第１の加算器１９１〜１９４にそれぞれ接続され
る。またこれらの加算器１９１〜１９４のそれぞれ２つ
づつの加算器の出力は第２の加算器２０□、２０４に接
続され、第１の加算器１９□〜１９４のオーバーフロー
は第２の加算器２０い２０３に接続される。この第２の
加算器２０□〜２０４はそれぞれ第３の加算器２１い２
１□に接続され、さらにこの第３の加算器２１１．２１
□の出力は１２ビツトのアキュームレータ２２に接続さ
れる。この出力はミニマム検出部１２の第１のラッチ回
路２３に入力され、この第１のラッチ°回路２３の出力
は第２のラッチ回路２４の信号とコンパレタータ２５で
比較され、このときに比較された信号の小さい方の信号
が第２のラッチ回路２４でラッチされる。このラッチさ
れた信号のアドレスはアドレス保持回路１３のラッチ回
路２６で記憶される。

このように構成された高速パターン整合装置において、
信号整列手段９では、バッファメモリ８がら順次縦の列
毎に画像信号を読み出してシフトレジスタ７に順次入力
し、この入力された信号に画像メモリ５から順次１画素
信号を読み出してシフトレジスタ７に入力し、再びシフ
トレジスタ７がらから出力された信号はバッファメモリ
８の読み出された部分に記憶される。そして、信号整列
手段９から読み出された画素信号とテンプレートメモリ
６から読み出されたテンプレート画像信号との一致を一
致検出部１０で検出し、この一致検出部１０で検出され
た不一致数を不一致積算部１１で積算し、不一致数積算
部１１で積算された最小不一致数をミニマム検出部１２
で検出し、ミニマム検出部１２で不一致数の最小値を検
出したとき１画像メモリ５がら読み出されたアドレスを
アドレス保持部１３で保持し、保持されたアドレスを中
央処理装置ＣＰＵに入力するようにしている。

発明が解決しようとする間　点 しかしながら、この高速パターン整合装置では、画像メ
モリ５から読み出された画像信号を信号整列手段９で順
次整列させて一致検出部１０に入力しているので、ハー
ドウェアで処理した場合、１列６４画素のマツチングを
仮に２００ｎｓで処理したと゛　して、２５６Ｘ２５６
Ｘ６４Ｘ２００ｎｓ＝０．８４秒、即ち約１秒かかり、
高速処理の要求にはまだ対応できないという問題があっ
た。

問題点を解決するための手段 本発明は、上記問題点を解決するために、対象物の表面
をテレビカメラで撮映した像を縦横に多数の画素に分解
してＡ／Ｄ変換器でデジタル信号に変換する変換手段と
、該変換手段で変換したデジタル画素信号を記憶する画
像メモリと、上記対象物の表面の一部に相当するテンプ
レートの標準画素のデジタル信号を記憶するテンプレー
トメモリと、上記テンプレートの縦の列の画素数に相当
する数のシフトレジスタ及び上記テンプレートの縦の画
素数に相当する縦の記憶部と上記対象物の横の数に相当
する横の記憶部を有するバッファメモリからなり、該バ
ッファメモリから順次縦の列毎に読み出して上記シフト
レジスタに入力すると共に、該入力された信号に上記画
像メモリの横の行から順次１画素信号を読み出して上記
シフトレジスタに入力し、再び該シフトレジスタから出
力された信号を上記バッファメモリの上記読み出された
部分に記憶させる信号整列手段と、該信号整列手段から
読み出された画素信号と上記テンプレートメモリから読
み出されたテンプレート画像信号との一致を検出する一
致検出部と、該一致検出部において検出された不一致の
数を積算する不一致数積算部と、該不一致積算部からの
最小不一致数を検出するミニマム検出部と、該ミニマム
検出部で最小値を検出したときに画像メモリから読み出
されたアドレスを保持するアドレス保持部と、該アドレ
ス保持部からのアドレスを入力する中央処理装置ＣＰＵ
とからなる高速パターン整合装置において、上記信号整
列手段の上記シフトレジスタを複数個設け、画像メモリ
に記憶された画像信号を上記シフトレジスタの数毎に飛
び飛びに一致検出部に送出して不一致の数を検出するこ
とを特徴とする。

■ 本発明によれば、信号整列手段によって画像メモリから
読み出された対象画像の画素を列または行ごとに順次飛
び飛びに配置替えし、不一致数積算部は配列された対象
画像の画素を列または行毎にまたはテンプレートの画素
に対応させて画素毎にテンプレートの画素の列または行
との不一致を検出することにより、一致検出時間が短縮
され、生産性が大幅に向上する。

実施例 第１図は、本発明の実施例の高速パターン整合装置の一
部のブロック図で、上記本出願人が提案した高速パター
ン整合装置において、シフトレジスタ７を複数個、例え
ば説明を簡単にするために４個設け、それぞれのシフト
レジスタ７１．７□、７１．７４にそれぞれ６４個のレ
ジスタを設けている。即第１のシフトレジスタ７□に７
□１，７□２．・・・・、７□６４のレジスタが設けら
れ、第２のシフトレジスタ７□に７□１，７□２．・・
・・、７□、のレジスタが設けられ、第３のシフトレジ
スタ７、に７１１．７３□、・・・・、７３６４のレジ
スタが設けられ、第４のシフトレジスタ７４に７４い７
４２、・・・・、７４＄４のレジスタが設けられている
。なお、本実施例の高速パターン整合装置の他の構成は
本出願人が提案した上記高速パターン整合装置と同じ構
成である。

このように構成された本実施例の動作を第２図のフロー
チャートにより説明する。まず、スタートすると、信号
整列回路９のバッファメモリ８がクリアされ、シフトレ
ジスタ７１〜７４がクリアされて画像メモリ５のアクセ
スアドレスをＯにセットし、不一致数積算部１１のアキ
ュームレータ２２をクリアし、ミニマム検出部１２の第
１のラッチ回路２３に１２ビツトの最大値（ＦＦＦＨ）
がセットされる（初期設定５ｔｅｐ　１　）。

次に、バッファメモリ８の走査列基点を１にセットしく
５ｔｅｐ　２　）、またバッファメモリ８の走査列を１
にセットする（ｓｔｅｐ　３　）。そして、テンプレー
トメモリ５の走査を１にセットする（ｓｔｅｐ４）。

次に、バッファメモリ８の走査列６４画素分（６４列）
の信号を出力する（ｓｔｅｐ　５　）。いま、バッファ
メモリ８の第１列目８□１．８１□、・・・・、８□６
１．８□、４の信号を出力すると、このデータは一方で
はシフトレジスタ７１に入力され（ｓｔｅｐ　６　）、
他方は一致検出部１０のエクスクル−シブオア１７□〜
１７Ｇ４のＡ端子に入力する（ｓｔｅｐ　７　）。同様
に第２列はシフトレジスタ７□に、第３列はシフトレジ
スタ７３に、第４列はシフトレジスタ７４に入力される
。そして１次のＡプロセス１）、２）、３）の５ｔｅｐ
が同時連続的に進行する。

Ａプロセス １）ｓｔｅｐ５からバッファメモリ８の走査列を＋１す
る（ｓｔｅｐ　８　）。即ち、８□１．８１２、ａａ＊
・、８□、、。

８．４であって、このようにして６４列分（６４Ｘ　６
４）終了？かどうかを判断する（ｓｔｅｐ　９　）、終
了でなければ、５ｔｅｐ　５に戻り、ｓｔｅｐ７に入力
すると共に同様の操作を行ない、出力して６４列終了す
る。

２）ｓｔｅｐ６において、シフトレジスタ７１はそれぞ
れ７□□→７□２．７□２→７１１．・・・・、７□。

→７１６４のようにシフトしながら７１４に画像メモリ
５の画素信号Ｍ１□を入力し、７□、に画素信号Ｍｔｉ
を入力し、７□２に画素信号Ｎ□、を入力し、７１１に
画素信号Ｍ１４を入力し、同様にシフトレジスタ７２の
７□、に画像メモリ５の画素信号Ｍ２□を入力し、７２
３に画素信号Ｍ２□を入力し、’７ｚｚに画素信号Ｈ２
３を入力し、７□□に画素イシ号Ｍ２４を入力し、シフ
トレジスタ７゜の７３４に画像メモリ５の画素信号Ｍ□
１を入力し、７１．に画素信号阿、２を入力し、７３２
に画素信号Ｍ。

を入力し、７３□に画素信号Ｍ３４を入力し、シフトレ
ジスタ７４の７４４に画像メモリ５の画素信号Ｍ４１を
入力し、７４３に画素信号Ｍ４２を入力し、７４２に画
素信号Ｍ４３を入力し、７４□に画素信号Ｍ。を入力し
、（ｓｔｅｐ　１０　）、５ｔｅｐ　９の６４列終了を
待つ（ｓｔｅｐ１１）。

３）一致検出部１０のエクスクル−シブオア１７１〜１
７Ｇ４のＡ端子に送られた６４画素分の信号とテンプレ
ートメモリ６の同じ走査列からエクスクル−シブオア１
７１〜１７□のＢ端子に送られた６４画素分の信号とは
それぞれ一致検出部１０に入力される（ｓｔｅｐ　７　
）。

そして、Ａ端子に送られた６４画素分の信号は、Ｂ端子
に送られた６４画素分の信号と比較され、それぞれ一致
していなければ、「１ｊが不一致数積算部１１のＲＯＭ
１８□〜１８６のアドレス端子に出力される。ＲＯＭ１
８１〜１８．では、それぞれ入力されたアドレス（８ビ
ツト）に対応するメモリにそのアドレスデータの「１」
の数の２進数（４ビツト）を記憶しておき、入力された
アドレスの「１」の数を２進数（４ビツト）で出力する
。

走査列６４画素同士の不一致数は、このＲＯＭ１８．〜
１８、の出力に加算器１９〜２１で加算することにより
得られる。この走査列６４画素同士の不一致数は、アキ
ュームレータ２２に送られて積算される（ｓｔｅｐ　１
２　）。この操作は、バッファメモリ８の走査列を＋ｌ
　（ｓｔｅｐ　８　）すると同様にテンプレート６の走
査列も＋１して続けられ（ｓｔｅｐ　１３　）。

テンプレートメモリ６の６４列分終了？がどぅがを判断
する（ｓｔｅｐ　１４　）。終了していないならば、５
ｔｅｐ　７に戻り、同様の操作を行なう。

次に、Ｂプロセス１）、２）、３）が同時に連続的に進
行する。

Ｂプロセス １）バッファメモリ８の走査が６４列分終了した後に、
シフトレジスタ７１の画像メモリ５の次４行４ビットを
含んだ６４画素分（６４ビツト）の信号を出力しく５ｔ
ｅｐ　１５　）、バッファメモリ８の走査列基点のメモ
リ（８□０，８１□、・・・・、８□６４）に送り、同
様にシフトレジスタ７□の６４画素信号を出方し、バッ
ファメモリ８の走査列基点＋１のメモリ（８□０．８２
２、・・・・８２６４）に送り、シフトレジスタ７、の
信号はバッファメモリ走査列＋２に、シフトレジスタ７
４の信号はバッファメモリ走査列基点＋３に送り（ｓｔ
ｅｐ　１６　）、画像メモリ５の操作アドレスを＋４に
する（ｓｔｅｐ　１７　）。そうすると、画像メモリ５
のアドレスはＭ　５□を示している。

このようにして、全画素走査終了？がどうかを判断しく
５ｔｅｐ　１８　）、終了していなければ。

５ｔｅｐ　６に戻り、同様な操作を行う。

２）ｓｔｅｐ９において、バッファメモリ８の走査が６
４列分終了した後に、バッファメモリ８の走査列基点（
８，、、８□２、・・・・、８１Ｇ４）に５ｔｏｐ１５
のデータを取り込み（ｓｔｅｐ　１６　）、バッファメ
モリ８の走査列基点を＋４する（ｓｔｅｐ　１９　）。

そして、バッファメモリ８の行方向のサイズ分の６５回
操作して、６４列を６５回終了？かどうか判断する（ｓ
ｔｅｐ２０）−終了していなければ、５ｔａｐ　３に戻
り、同様の操作を行い、終了していれば、第１回の６５
回走査が終ると、バッファメモリ８の第１行８１□〜８
□、Ｇ□には、画像メモリ５の第１行Ｍよ、〜Ｍ２，６
□のデータが入っている。同様に第２回目に、バッファ
メモリ８の第１行８□１〜８２５Ｇ１には、画像メモリ
５の第２行Ｍ　１２〜Ｍ　２３６２が、バッファメモリ
８の第２行８１□〜８□５ｏには画像メモリ５の第１行
Ｍ１□〜Ｍ２ｏ工が入る。以下、同様にして、画像メモ
リ５のデータは総てバッファメモリ８に入力されて、全
画素走査（２５６Ｘ　２５６）が終了？かどうがが判断
される（ｓｔｅｐ２１）、そして、終了していないなら
ば、ｓｔｅｐ２に戻り、同様の操作が行なわれる。

３）ｓｔｅｐ１４の６４列が終了した後に、アキュムレ
ータ２２で積算されたデータはミニマム検出部１２の第
１のラッチ２３にラッチされ、前照ってミニマム値とし
て保持しておいた第２のラッチ２４のデータとコンパレ
ータ２５で比較され（ｓｔｅｐ２２）。

積算されたデータ（第１のラッチ回路２３のデータくミ
ニマムレジスタ）がどうかを判断する（ｓｔｅｐ　２３
　）。そして、積算値〉ミニマムレジスタの時は、５ｔ
ｅｐ２６に進み、かっこのデータが小さい時のみ、コン
パレータ２５の出力により小さい方のデータ（第１のラ
ッチ回路２３のデータ）を第２のラッチ回路２４に移し
て保持される（ｓｔｅｐ　２４　）。そして、アドレス
保持部１３のラッチ回路２６にその時の画像メモリ５の
アドレスが保持される（ｓｔｅｐ　２５　）。即ち、こ
のアドレスは６４　Ｘ　６４画素同士のマツチングが連
続的に実行され、不一致総数の最小となる部分のアドレ
スであり、これが自動的に保持される。そして、全画素
走査終了？かどうかを判断しく５ｔｅｐ　２６　）、終
了していなければ、５ｔｅｐ　４に戻り、同様の操作を
行ない、画像メモリ５とテンプレートメモリ６の６４　
Ｘ　６４画素マツチングを画像メモリ全体に渡って実行
する。

次に、Ｃプロセスが進行する。

Ｂｔｅｐ２１が終了していれば、終了後には、５ｔｅｐ
２６及び５ｔｅｐ１８も終了している。そこで、アドレ
ス保持部１３のラッチ回路２６のデータをＣＰＵ１５に
入力する（ｓｔｅｐ　２７　）。

次に、ＣＰＵ１５で精サーチ用アドレスを座標に換算し
て認識位置とする（ｓｔｅｐ　２８　）。

ところで、５ｔｅｐ２０で説明した動作のなかで、第１
回〜第６３回までの２５６列の走査基点の移動時には、
まだバッファメモリ８には、画像メモリ５と異なる部分
が残っている（６４回実行すれば全部入る）。即ち、６
３回の２５６列の実行時、バッファメモリ８□、３〜８
□□０に画像メモリ５のＭ　１１〜Ｍ□６．が入ってお
り、８１ｏ〜８□□２にはＭ。〜Ｍ□６□が、８１１〜
８１６□にはＭ１６．〜Ｍ　２５　Ｇ　＠　３が入って
いる。そして、８□Ｇ４〜ａｚｓａｓ＋には、画像メモ
リ５のデータはまだ入っていない。ここまでの時点での
テンプレートメモリとのマツチングは意味がないので、
ミニマム検出は行なわないようにスイッチ２７（第７図
参照）図示のようになっている（開路）。同じように、
走査点が１９４〜２５６のとき、６４番目の走査列はそ
れぞれバッファメモリ８の８１列〜８Ｇ３となる。これ
は画像が右（２５６列の方）から左（１列の方）につな
がることになり、意味がないので、この時もスイッチ２
７は開路である。これらの状態以外の時は、スイッチ２
７は閉路し、ミニマム検出が行えるようになる。

このようにして、４ステツプ毎の粗サーチが終了した時
、不一致数の最小値であるアドレスが出力されるが、こ
のアドレスは実際に不一致数の最小値を持っているとは
限らない。従って、この不一致数の最小値であるアドレ
スを中心にしてその周囲をサーチ（精サーチ）しなけれ
ばならない。

この精サーチのフローチャートを第３図で説明する。こ
の第３図のフローチャートは第２図のフローチャートと
殆ど同じであるので、その相違点のみを記載する。まず
５ｔｅｐ　１の初期設定において、画像メモリアクセス
アドレスを Ｘ−（２５６Ｘ３＋３）−（２５６Ｘ３２＋３２）にセ
ットする。但し、又は第２図の粗サーチで検出した不一
致数の最小値のアドレスである。また「ミニマムレジス
タに１２ビツトの最大［（ＦＦＦ、４）　セット」が省
略される。さらに５ｔｅｐ１８．２１．２６の「全画素
走査終了」が「７行走査終了」に変更される。

このようにして精サーチを行なった後、アドレス保持部
のデータを中央処理装置ＣＰＵに入力しくｓｔｅｐ２７
）、中央処理装置ＣＰＵで位置座標に換算して（ｓｔｅ
ｐ　２８　）終了する。

このように本実施例は対象画素信号の４列毎にテンプレ
ートの画素の信号との処理を４列単位で比較することが
でき、かつ連続して処理できるので、非常に速い高速処
理が行なえるという利点がある。

なお、上記実施例　では、説明を簡単にするために４列
毎にしたが、４列以外に複数列毎に行なうことができる
のは言までもない。

見見血肱呆 以上の説明から明らかなように、本発明は、対象画素と
テンプレートの画素との不一致検出を複数列毎に行なう
か、列と行を一度に行なうことができることと、信号整
列回路と一致検出部と不一致数積算部とミニマム検出部
とがそれぞれ独立に連続して処理ができることと、飛び
飛びに走査することによる全体の走査回数が少なくなり
、処理時間を大幅に短縮し、製造ラインでの生産性が大
幅に向上するという利点がある。

【図面の簡単な説明】

第１図は、本発明の実施例の高速パターン整合装置の一
部のブロック図、第２図は、本発明の１実施例の粗サー
チを説明するためのフローチャート、第３図は１本発明
の１実施例の精サーチを説明するためのフローチャート
、第４図は、従来のパターン認識装置の原理を説明する
ための図、第５図は、本出願人が提案した高速パターン
整合装置のブロック図、第６図は、第５図の信号整列回
路と画像メモリとの関係を示すブロック図、第７図は第
５図の一致検出部、不一致数積算部、ミニマム検出部、
アドレス保持部の詳細な回路図である。 ３・・・テレビカメラ、４・・・Ａ／Ｄ変換器、５・・
・画像メモリ、６・・・テンプレートメモリ、７い７２
．７１．７４・・・シフトレジスタ、８・・・バッファ
メモリ、９・・・信号整列回路（信号整列手段）、１０
・・・一致検出部、１１・・・不一致数積算部、１２・
・・ミニマム検出部、１３・・・アドレス保持部、　１
４・・・アドレス計算部、Ｉ５・・・中央処理装置ＣＰ
Ｕ、１６・・・クロック発生部。 出願人　　東京重機工業株式会社 第４図 第６図

Claims (1)

【特許請求の範囲】
1. 対象物の表面をテレビカメラで撮映した像を縦横に多数
   の画素に分解してＡ／Ｄ変換器でデジタル信号に変換す
   る変換手段と、該変換手段で変換したデジタル画素信号
   を記憶する画像メモリと、上記対象物の表面の一部に相
   当するテンプレートの標準画素のデジタル信号を記憶す
   るテンプレートメモリと、上記テンプレートの縦の列の
   画素数に相当する数のシフトレジスタ及び上記テンプレ
   ートの縦の画素数に相当する縦の記憶部と上記対象物の
   横の数に相当する横の記憶部を有するバッファメモリか
   らなり、該バッファメモリから順次縦の列毎に読み出し
   て上記シフトレジスタに入力すると共に、該入力された
   信号に上記画像メモリの横の行から順次１画素信号を読
   み出して上記シフトレジスタに入力し、再び該シフトレ
   ジスタから出力された信号を上記バッファメモリの上記
   読み出された部分に記憶させる信号整列手段と、該信号
   整列手段から読み出された画素信号と上記テンプレート
   メモリから読み出されたテンプレート画像信号との一致
   を検出する一致検出部と、該一致検出部において検出さ
   れた不一致の数を積算する不一致数積算部と、該不一致
   数積算部からの最小不一致数を検出するミニマム検出部
   と、該ミニマム検出部で最小値を検出したときに画像メ
   モリから読み出されたアドレスを保持するアドレス保持
   部と、該アドレス保持部からのアドレスを入力する中央
   処理装置ＣＰＵとからなる高速パターン整合装置におい
   て、上記信号整列手段の上記シフトレジスタを複数個設
   け、画像メモリに記憶された画像信号を上記シフトレジ
   スタの数毎に飛び飛びに一致検出部に送出して不一致の
   数を検出することを特徴とする高速パターン整合装置。