JPS6354656A - マルチプロセツサシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 マルチプロセッサシステムであって、プログラム格納媒
体に任意にセットされた従処理プログラムを共用メモリ
を介してプログラムメモリに格納し、その格納従処理プ
ログラムを従プロセッサ側で利用して処理を行なうこと
により、当該従プロセッサのハードウェア構成の小規模
化および汎用性を持たせることができる。

〔産業上の利用分野〕

本発明は、マルチプロセッサシステムに関し、特に、複
数のプロセッサを用いて、一方の主プロセッサ側で他方
の従プロセッサ側の実行プログラムを管理するようにし
たマルチプロセッサシステムに関するものである。

〔従来の技術〕

従来から汎用されているバス接続のマルチプロセッサシ
ステムとして、１つの主プロセッサ側において、従プロ
セッサ側で実行される処理プログラムを持たせておく。

バス接続された従プロセッサは、その処理プログラムを
主プロセッサ側から受け、該処理プログラムに従った処
理を行なう。

このようなマルチプロセッサシステムは、各プロセッサ
の処理負荷の軽減を図るために採用されるものである。

ところが、実際には、主プロセッサ系の処理仕様の変更
、プログラム実行形態の変更が必要となる場合がある。

また、従プロセッサ側でも、その処理速度の高速化、処
理内容の増加等が生じ、プログラム修正およびプログラ
ム開発を余儀無くされる。更に、主プロセッサおよび従
プロセッサの双方のプログラム用ＩＣ（ＲＯＭ）を交換
しなければならない場合がある。

このため、主プロセッサ側で従プロセッサ側のプログラ
ムをも認識して、全体的なプログラム管理の一元化を図
り、プログラム開発および管理の容易性、ハードウェア
構成の小規模化が必要とされる。

〔発明が解決しようとする問題点〕

このような要請に応えるものとして、従来採用されてい
たものとしては、同様な構成および機能を有するプロセ
ッサを複数個用いて形成するだけであった。

特に、マルチプロセッサシステムを形成する主プロセッ
サおよび従プロセッサとなるＣＰＵのハードウェア構成
が同じであり、且つ、プログラム用ＲＯＭが双方に搭載
されている。

そのため、結果的には、システムとしてのハードウェア
構成が大規模となる。仮に、処理仕様の変更、追加等に
因る双方のプログラム用ＲＯＭの変更が必要となるとい
う問題点があった。

本発明は、このような点にかんがみて創作され、　たち
のであり、従プロセッサ側のハードウェア構成が小規模
となるようなマルチプロセッサシステムを提供すること
を目的としている。

〔問題点を解決するための手段〕

第１図は、本発明のマルチプロセッサシステムの原理ブ
ロック図である。

図において、プログラム格納媒体１１１は、主処理プロ
グラムおよび少な（とも１つの従処理プログラムを有し
ている。

共用メモリ１１３は少なくとも１つ設けられており、プ
ログラムおよびデータのやりとりの際に共通的に用いら
れる。

主プロセッサ１１５は、前記主処理プログラムに従って
所望の処理を実行すると共に、前記従処理プログラムを
共用メモリ１１３に格納する。

プログラムメモリ１１７は、前記従処理プログラムを格
納できるものである。

従プロセッサ１１９は共用メモリ１１３に対応して設け
られており、該共用メモリ１１３に格納された前記従処
理プログラムを読み出してプログラムメモリ１１７に格
納すると共に、該プログラムメモリ１１７に格納された
前記従処理プログラムに従って処理を為して、その処理
データは共用メモリ１１３に格納する。

従って、全体として、共用メモリ１１３に格納された前
記処理データを主プロセッサ１１５は利用できるように
して、全体的な処理を為すように構成されている。

〔作　用〕

主プロセッサ１１５は、プログラム格納媒体１１１が有
する従処理プログラムを共用メモリ１１３に格納する。

この格納従処理プログラムを、従プロセッサ１１９は読
み出してプログラムメモリ１１７に格納する。

更に、このプログラムメモリ１１７に格納された従処理
プログラムに従った処理を従プロセ・ノサ１１９は実行
する。従プロセッサ１１９は、その実行に依る処理デー
タを、共用メモリ１１３に格納する。また、このデータ
を主プロセッサ１１５は利用することができる。

本発明にあっては、プログラム格納媒体１１１に任意に
セットされた従処理プログラムを共用メモリ１１３を介
してプログラムメモリ１１７に格納してから、その従処
理プログラムに従った処理を従プロセッサ１１９が実行
するようになっているので、ハードウェア構成の小規模
化を図り且つ汎用性の高いものとすることができる。

〔実施例］ 以下、図面に基づいて本発明の実施例について詳細に説
明する。

第２図は、本発明の一実施例におけるマルチプロセッサ
システムの構成を示す。

■、　方　１と第１図との対応臨系 ここで、本発明の実施例と第１図との対応関係を示して
おく。

プログラム格納媒体１１１は、プログラム格納部２１１
に相当する。

共用メモリ１１３は、共用メモリ２１３Ａ（共用メモリ
２１３Ｎ）に相当する。

主プロセッサ１１５は、主処理部２１０のＣＰＵ２１５
に相当する。

プログラムメモリ１１７は、プログラムメモリ２１７に
相当する。

従プロセッサ１１９は、ＣＰＵ２１９に相当する。

１−ｊ■ｕｔ阪ｌ戊 以上のような対応関係があるものとして、以下本発明の
実施例について説明する。

第２図において、主処理部２１０側においてＲＯＭで形
成されるプログラム格納部２１１は、主処理プログラム
および複数の従処理プログラムを具えている。この主処
理プログラムは、ＣＰＵ　（中央演算処理装置１Ｚ）２
１５自体で実行して、システム全体を司るためのプログ
ラムである。また、従処理プログラムは、このシステム
を形成する複数の従処理部２２０側にロードするプログ
ラムである。但し、従処理プログラムは、プログラム格
納部２１１に対して任意にセットできるものである。

ＣＰＵ２１５は、プログラム格納部２１１の主処理プロ
グラムに従った実行をするものであり、周辺回路２３１
を介して当該ＣＰＵ２１５側に接続された周辺機器（図
示せず）を制御する。その制御機器としては、表示装置
、各種スイッチ等である。また、ＣＰＵ２１５は、プロ
グラム格納部２１１の従処理プログラムを読み出して、
バス接続された複数の共用メモリ２１３Ａ、　　・・・
・・・、Ｎの個々に格納する。

ここでは、主処理部２１０側で一元的に管理される従処
理部２２０を複数あるものとしているので、それらに対
応して共用メモリ２１３Ａ、　　・・・・・・、Ｎが設
けられている。この共用メモリは、ＲＡＭで形成されて
いる。これら共用メモリ２１３Ａ−Ｎのそれぞれと、従
処理部２２０Ａ〜Ｎのそれぞれとが対応して、バスによ
って相互に接続されている。

複数個設けた従処理部２２０Ａ−Ｎのそれぞれは同一構
成である。この従処理部２２０Ａは、共用メモリ２１３
Ａに格納された従処理プログラムを読み取って、プログ
ラムメモリ２１７に格納するＣＰＵ　（中央演算処理装
置）２１９が具わっている。このプログラムメモリ２１
７は、ＲＡＭで形成されている。また、ＣＰＵ２１９は
、プログラムメモリ２１７に格納された従処理プログラ
ムを読み出し、該従処理プログラムに従って処理を為す
と共に、周辺回路２３３を介して接続された各種の周辺
機器を制御する。この周辺機器としては、例えばタイピ
ユータ等がる。

このシステムによって制御される周辺機器へ与えるべき
データおよび処理データは、主処理部２１０側のＣＰＵ
２１５と従処理部２２０Ａ側のＣＰＵ２１９との間に設
置されている共用メモリ２１３Ａを利用してやりとりさ
れる。

なお、従処理部２２０Ａに限らず、他の従処理部２２０
についても同様であり、個々に主処理部２１０側から従
処理プログラムをロードして、データのやりとり１周辺
機器の制御を行なう。これにより、主処理部２１０に依
る複数の従処理部２２０の一元管理を行なうようになっ
ている。

ｌ−寒旌拠■飲立 第３図は、第２図に示すマルチプロセッサシステムにお
ける実行順序を示す。以下、両図を参照する。

ここで、マルチプロセッサシステムが電源オンされて起
動状態となれば、主処理部２１０側のＣＰＵ２１５およ
び従処理部２２０入側のＣＰＵ２１９は共に並行して動
作可能である。また、他の従処理部２２０についても同
様である。

先ず、主処理部２１０側では、プログラム格納部２１１
の主処理プログラムを読み出して、初期の実行手順を踏
み、従処理部２２０Ａ側への従処理プログラムをロード
するべき処理が要求されているか否かを判定する（ステ
ップ３１１）。ここで、従処理部２２０Ａ側への従処理
プログラムをロードするべき処理が要求されていない場
合には（否定判定）、プログラムロード以外の所定の処
理を実行する。

この間、従処理部２２０Ａ側では、ＣＰＵ２１９が、従
処理プログラムをそのプログラムメモリ２１７にロード
するべき処理要求があるか否かを判定し続ける（ステッ
プ４１１）。その処理要求があれば（肯定判定）、プロ
グラムロードの待機状態に入る。

いま、主処理部２１０側において、従処理部２２０Ａ側
への従処理プログラムをロードするべき処理が要求され
た場合（肯定判定）、プログラム格納部２１１が有する
複数の従処理プログラムのうち、従処理部２２０Ａに適
合する従処理プログラムを読み出して、共用メモリ２１
３Ａに書き込む（ステップ３１２）。かような処理が終
了したか否かを判定しくステップ３１３）、終了すれば
（肯定判定）、必要とされるデータの読み取り動作（ス
テップ３１４）に移行する。

一方、従処理部２２０Ａ側のＣＰＵ２１９は、プログラ
ムロードの待機状態に入った後、主処理部２１０のＣＰ
Ｕ２１５によって共用メモリ２１３Ａに書き込まれた従
処理プログラム（ステップ３１２参照）を読み取って、
プログラムメモリ２１７に書き込む。しかる後、このよ
うにプログラムメモリ２１７に書き込まれた従処理プロ
グラムに従って、ＣＰＵ２１９は所望の処理の実行を開
始する（ステ・ノブ４１２）。この従処理プログラムで
の処理を行ない、完了すれば、処理結果たるデータを共
用メモリ２１３Ａに書き込む（ステップ４１３）。

これに対して、主処理部２１０側のＣＰＵ２１５は、共
用メモリ２１３Ａに書き込まれたデータを読み取り、シ
ステム全体としてのデータ処理を為す。従って、当該シ
ステムによって、周辺回路２３１および周辺回路２３３
に接続された周辺機器の全体的な制御が可能となる。

■、　施例のまとめ このように、主処理部２１０側のプログラム格納部２１
１に任意にセントされた従処理プログラムを共用メモリ
２１３を介して、従処理部２２０側のプログラムメモリ
２１７に格納し、その格納従処理プログラムをＣＰＵ２
１９で利用して処理を行なう。その際、主処理部２１０
と従処理部２２０との間のデータのやりとりおよびプロ
グラムの移行は、共用メモリ２１３を介して行なう。

従って、従処理部２２０側では、そのＣＰＵ２１９での
実行制御する従処理プログラムを個別に持たせて置く必
要はないので、当該従処理部２２０側のハードウェア構
成は小規模となる。また、従処理部２２０で実行処理す
べき従処理プログラムは、主処理部２１０で必要に応じ
て変更して用意すればよいから、極めて汎用性の高いも
のとなる。

■、−日の、・・嘘様 なお、上述した本発明の実施例にあっては、従処理プロ
グラムを有するプログラム格納部２１１をＲＯＭとした
が、これに困られることはなく、例えば、フロッピーデ
ィスク等でもよい。要は、従処理部２２０側で実行させ
るべき従処理プログラムを任意に具えさせることのでき
るものであればよい。また、物理的に１つの媒体とする
ことも必要ではなく、ＣＰＵ２１５での主処理プログラ
ムとＣＰＵ２１９での従処理プログラムは別々な媒体に
具えさせてもよい。

従処理部２２０および共用メモリ２１３を複数とし、従
処理プログラムも複数としたが、１組の従処理部２２０
．共用メモリ２１３および従処理プログラムとして、主
処理部２１０と一対の形で形成するシステムであっても
よい。

更に、「■、実施例と第１図との対応関係」において、
第１図と本発明との対応関係を説明しておいたが、これ
に限られることはなく、各種の変形態様があることは当
業者であれば容易に推考できるであろう。

〔発明の効果〕

上述したように、本発明によれば、プログラム格納媒体
に任意にセントされた従処理プログラムを、従プロセッ
サ側のプログラムメモリに格納して、その格納従処理プ
ログラムに従って処理を為すようにすることにより、ハ
ードウェア構成が小規模となると共に汎用性が増すこと
となるので、実用的には極めて有用である。

【図面の簡単な説明】

第１図は本発明のマルチプロセッサシステムの原理ブロ
ック図、 第２図は本発明の一実施例によるマルチプロセッサシス
テムの構成ブロック図、 第３図は第２図に示す本発明実施例のマルチプロセッサ
システムにおける実行順序を示す流れ図である。 図において、 １１１はプログラム格納媒体、 １１３は共用メモリ、 １１５は主プロセッサ、 １１７はプログラムメモリ、 １１９は従プロセッサ、 ２１０は主処理部、 ２１１はプログラム格納部、 ２１３は共用メモリ、 ２１５．２１９はＣＰＵ。 ２１７はプログラムメモリ、 ２２０は従処理部、 ２３１．２３３は周辺回路である。 ］ 夕 」ミオｒ５弓９ノ正理フ′′）フック梗コ第１図 動作詔明司 第３図

Claims (1)

1. 【特許請求の範囲】 主処理プログラムおよび少なくとも１つの従処理プログ
   ラムを有するプログラム格納媒体（１１１）と、 プログラムおよびデータのやりとりの際に共通的に用い
   られる少なくとも１つの共用メモリ（１１３）と、 前記主処理プログラムに従って所望の処理を実行すると
   共に、前記従処理プログラムを共用メモリ（１１３）に
   格納する主プロセッサ（１１５）と、 前記従処理プログラムを格納できるプログラムメモリ（
   １１７）と、 共用メモリ（１１３）に対応して設けられており、該共
   用メモリ（１１３）に格納された前記従処理プログラム
   を読み出してプログラムメモリ（１１７）に格納すると
   共に、該プログラムメモリ（１１７）に格納された前記
   従処理プログラムに従って処理を為して、その処理デー
   タは共用メモリ（１１３）に格納する従プロセッサ（１
   １９）と、 を具え、共用メモリ（１１３）に格納された前記処理デ
   ータを主プロセッサ（１１５）は利用できるようにして
   、全体的な処理を行なうように構成したことを特徴とす
   るマルチプロセッサシステム。