JPS6353568B2 - - Google Patents
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- JPS6353568B2 JPS6353568B2 JP54137599A JP13759979A JPS6353568B2 JP S6353568 B2 JPS6353568 B2 JP S6353568B2 JP 54137599 A JP54137599 A JP 54137599A JP 13759979 A JP13759979 A JP 13759979A JP S6353568 B2 JPS6353568 B2 JP S6353568B2
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- time
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- 238000000034 method Methods 0.000 claims description 27
- 238000001514 detection method Methods 0.000 claims description 2
- 239000011159 matrix material Substances 0.000 description 6
- 244000145845 chattering Species 0.000 description 4
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 3
- 238000005070 sampling Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000002596 correlated effect Effects 0.000 description 1
- 230000000875 corresponding effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000010304 firing Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
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- Electric Clocks (AREA)
- Input From Keyboards Or The Like (AREA)
Description
【発明の詳細な説明】
この発明は、複数のキーを具備する小型電子機
器のキー入力方式に関する。
器のキー入力方式に関する。
近年、小型電子式計算機等の小型電子機器は更
に小型化、薄型化の傾向にあり、例えば、腕時計
型小型電子式計算機の如くキー入力部上に設けら
れている複数のキーの間隔は非常に狭くなつてい
る。したがつて２個以上のキーを同時押ししてし
まう誤操作がしばしば発生することがあり、この
ような２個以上のキーの同時押しの際には、従来
では電気的な処理により、同時押しされたキーの
うち何れか１つのキーのキー入力情報のみを優先
させて入力するようにしたものがある。然しこの
場合には、優先入力されるキーと、キー入力部上
のキー配列とが必ずしも対応づけられてはいない
ため、使用者は所望のキーのキー入力情報が確実
に入力されていたか否かを表示部を見て確認する
必要があり、操作性、信頼性に問題点があつた。
に小型化、薄型化の傾向にあり、例えば、腕時計
型小型電子式計算機の如くキー入力部上に設けら
れている複数のキーの間隔は非常に狭くなつてい
る。したがつて２個以上のキーを同時押ししてし
まう誤操作がしばしば発生することがあり、この
ような２個以上のキーの同時押しの際には、従来
では電気的な処理により、同時押しされたキーの
うち何れか１つのキーのキー入力情報のみを優先
させて入力するようにしたものがある。然しこの
場合には、優先入力されるキーと、キー入力部上
のキー配列とが必ずしも対応づけられてはいない
ため、使用者は所望のキーのキー入力情報が確実
に入力されていたか否かを表示部を見て確認する
必要があり、操作性、信頼性に問題点があつた。
この発明は、上記事情を考慮してなされたもの
で、その目的とするところは、キー入力部上のキ
ー配列と対応づけて、予め隣接するキーとの間に
相互にキー入力優先順位を定めて各キーをマトリ
クス状に配列し、使用者は上記キー入力優先順位
を予め承知してキー操作することにより、操作
性、信頼性の向上を計るキー入力方式を提供する
ことである。
で、その目的とするところは、キー入力部上のキ
ー配列と対応づけて、予め隣接するキーとの間に
相互にキー入力優先順位を定めて各キーをマトリ
クス状に配列し、使用者は上記キー入力優先順位
を予め承知してキー操作することにより、操作
性、信頼性の向上を計るキー入力方式を提供する
ことである。
以下、図面を参照してこの発明を腕時計型小型
電子式計算機に適用した一実施例を説明する。第
１図は本発明を適用した腕時計型小型電子式計算
機１の外観を示し、本体２と、この本体２の両側
部に固着された時計バンド３，３とにより構成さ
れる。上記本体２上にはキー入力部４、表示部５
とが夫々設けられ、また本体２内部には後述する
各回路が構成されている。キー入力部４には、図
示するように□０〜□９の置数キー、小数点キー□・、
イコールキー□＝、四則演算用の４種類のキー□＋、
□−、□×、□÷、オールクリアキーAC、クリアキー
□Ｃ、時刻セツトキーSET及び表示切替キーTM
が夫々５×４のマトリクス構成として配列され、
このキー配列と対応してキー接点の配線が施され
ている。なお、時刻セツトキーSETは後述する
計時レジスタＴに所望の時刻をセツトする際に使
用するキーであり、この場合、置数キーも併せて
使用される。表示部５は例えば液晶表示装置から
なり、この表示部５には計算時に入力データ、演
算結果データ等が表示され、表示切替キーTMを
操作した際には計時レジスタＴの内容、即ち、計
時時刻が表示される。
電子式計算機に適用した一実施例を説明する。第
１図は本発明を適用した腕時計型小型電子式計算
機１の外観を示し、本体２と、この本体２の両側
部に固着された時計バンド３，３とにより構成さ
れる。上記本体２上にはキー入力部４、表示部５
とが夫々設けられ、また本体２内部には後述する
各回路が構成されている。キー入力部４には、図
示するように□０〜□９の置数キー、小数点キー□・、
イコールキー□＝、四則演算用の４種類のキー□＋、
□−、□×、□÷、オールクリアキーAC、クリアキー
□Ｃ、時刻セツトキーSET及び表示切替キーTM
が夫々５×４のマトリクス構成として配列され、
このキー配列と対応してキー接点の配線が施され
ている。なお、時刻セツトキーSETは後述する
計時レジスタＴに所望の時刻をセツトする際に使
用するキーであり、この場合、置数キーも併せて
使用される。表示部５は例えば液晶表示装置から
なり、この表示部５には計算時に入力データ、演
算結果データ等が表示され、表示切替キーTMを
操作した際には計時レジスタＴの内容、即ち、計
時時刻が表示される。
次に、第２図を参照して回路構成を説明する。
ROM（リードオンリメモリ）７はこの腕時計型
小型電子式計算機１の各種動作を制御するマイク
ロプログラムを記憶し、またROMアドレス部８
から出力されるアドレスデータ（図示略）によつ
てアドレスされることにより、種々の内容のマイ
クロ命令AD、CODE、INS、NAを夫々並列的
に出力する。マイクロ命令ADはRAM（ランダム
アクセスメモリ）９の行アドレス、列アドレスを
夫々指定するもので、マイクロ命令CODEは演算
ジヤツジ回路１０に対して出力される数値コード
である。マイクロ命令INSはインストラクシヨン
デコーダ１１に対して出力され、このインストラ
クシヨンデコーダ１１によつてデコードされて、
タイミング信号ａ，ｂ、RAM９に対するリード
ライト信号Ｒ／Ｗその他の各種制御信号を発生
し、第２図中の各回路に送られる。マイクロ命令
NAはROM７から次に出力されるマイクロ命令
が格納されている次アドレスを指定するもので、
上記ROMアドレス部８に対して出力される。
ROM（リードオンリメモリ）７はこの腕時計型
小型電子式計算機１の各種動作を制御するマイク
ロプログラムを記憶し、またROMアドレス部８
から出力されるアドレスデータ（図示略）によつ
てアドレスされることにより、種々の内容のマイ
クロ命令AD、CODE、INS、NAを夫々並列的
に出力する。マイクロ命令ADはRAM（ランダム
アクセスメモリ）９の行アドレス、列アドレスを
夫々指定するもので、マイクロ命令CODEは演算
ジヤツジ回路１０に対して出力される数値コード
である。マイクロ命令INSはインストラクシヨン
デコーダ１１に対して出力され、このインストラ
クシヨンデコーダ１１によつてデコードされて、
タイミング信号ａ，ｂ、RAM９に対するリード
ライト信号Ｒ／Ｗその他の各種制御信号を発生
し、第２図中の各回路に送られる。マイクロ命令
NAはROM７から次に出力されるマイクロ命令
が格納されている次アドレスを指定するもので、
上記ROMアドレス部８に対して出力される。
RAM９はＸレジスタ、Ｙレジスタ、計時レジ
スタＴ、その他の各種レジスタにより構成され
る。Ｘレジスタはキー入力データ及び表示データ
記憶用、Ｙレジスタはキー操作時に於けるチヤタ
リング回避時間計時用、計時レジスタＴは１秒に
１回演算ジヤツジ回路１０にて実行される計時演
算による計時データ記憶用に夫々用いられるレジ
スタである。
スタＴ、その他の各種レジスタにより構成され
る。Ｘレジスタはキー入力データ及び表示データ
記憶用、Ｙレジスタはキー操作時に於けるチヤタ
リング回避時間計時用、計時レジスタＴは１秒に
１回演算ジヤツジ回路１０にて実行される計時演
算による計時データ記憶用に夫々用いられるレジ
スタである。
演算ジヤツジ回路１０は四則演算、計時演算、
ジヤツジ演算を実行する。この場合、計時演算は
タイミング信号発生回路１２から出力される周期
１秒の信号1P／ＳがROMアドレス部８に与えら
れるたびに実行される。即ち、上記信号1P／Ｓ
がROMアドレス部８に与えられると、ROMア
ドレス部８からROM７に対して出力される所定
のアドレスデータによりROM７からデータ
「１」のマイクロ命令CODEが出力されて演算ジ
ヤツジ回路１０に与えられる。そしてこの演算ジ
ヤツジ回路１０では、上記計時レジスタＴの内容
に対して秒の桁に＋１加算を行ない計時されたあ
らたな計時データは再び計時レジスタＴに書き込
まれる。また、ジヤツジ演算実行時に得られるデ
ータ、キヤリーの各信号はROMアドレス部８に
送られて上記マイクロ命令NAにオア加算され、
この結果得られるアドレスデータがROM７に対
して与えられる。
ジヤツジ演算を実行する。この場合、計時演算は
タイミング信号発生回路１２から出力される周期
１秒の信号1P／ＳがROMアドレス部８に与えら
れるたびに実行される。即ち、上記信号1P／Ｓ
がROMアドレス部８に与えられると、ROMア
ドレス部８からROM７に対して出力される所定
のアドレスデータによりROM７からデータ
「１」のマイクロ命令CODEが出力されて演算ジ
ヤツジ回路１０に与えられる。そしてこの演算ジ
ヤツジ回路１０では、上記計時レジスタＴの内容
に対して秒の桁に＋１加算を行ない計時されたあ
らたな計時データは再び計時レジスタＴに書き込
まれる。また、ジヤツジ演算実行時に得られるデ
ータ、キヤリーの各信号はROMアドレス部８に
送られて上記マイクロ命令NAにオア加算され、
この結果得られるアドレスデータがROM７に対
して与えられる。
次に、キー入力部４にマトリクス状に配列され
たキーに対し、所定のキー入力優先順位にしたが
つてキーサンプリング動作を実行する回路構成を
説明する。この実施例では、キー入力部４の各キ
ーは上述したように５×４マトリクス構成として
配列されているが、上段キーの方が下段キーより
キー入力優先順位を高く規定されている。即ち、
５×４マトリクス構成の１〜５行目の各行ライン
をL1〜L5、１〜４列目の各列ラインをl1〜l4と名
付けておくと、例えば行ラインL1上のキーはキ
ー入力優先順位が最高位となり、行ラインL2〜
L4上の各キーよりすべて優先されて入力される。
また行ラインL2上のキーは行ラインL1上のキー
と同時押しされた場合には優先入力されないが、
行ラインL3〜L5上のキーと同時押しされた場合
には優先入力される。同様にして行ラインL3上
のキーは行ラインL4，L5上のキーに対し優先入
力され、また行ラインL4上のキーは行ラインL5
上のキーに対し優先入力され、一方、行ライン
L5上のキーはキー入力優先順位が最低位とされ
ている。キー入力優先順位の上述した規定によ
り、キーサンプリング動作実行時には第３図のフ
ローチヤートにしたがつた動作が実行される。こ
の場合、Ｘレジスタの１桁目X1にはキー入力優
先順位を示すデータ「５」〜「１」が順次書込ま
れる。またこのＸレジスタの１桁目X1のデータ
はバツフア１３に送られ、上記タイミング信号ａ
の出力時にこのバツフア１３に読込まれる。バツ
フア１３に読込まれたデータは次にデコーダ１４
にてデコードされ、信号KC1〜KC5として対応す
る上記行ラインL1〜L5に出力される。この場合、
バツフア１３内のデータの内容「５」、「４」、…
…「１」に応じて２値論理レベルの“１”信号が
出力される行ラインL1，L2……L5が順次走査さ
れ、また該行ライン上のキーのオン・オフ状態を
示す信号KI1〜KI4が列ラインl1〜l2から出力され
てバツフア１５に送られる。上記信号KI1〜KI4
は上記タイミング信号ｂの出力時にバツフア１５
に読込まれ、次いで演算ジヤツジ回路１０に送ら
れてキー判断処理が実行される。また操作された
キーが検出された場合には、チヤタリング回避時
間計時用として使用されるＹレジスタの計数値が
所定値、例えばこの実施例では「８」となつたと
きキー入力処理が演算ジヤツジ回路１０にて実行
される。
たキーに対し、所定のキー入力優先順位にしたが
つてキーサンプリング動作を実行する回路構成を
説明する。この実施例では、キー入力部４の各キ
ーは上述したように５×４マトリクス構成として
配列されているが、上段キーの方が下段キーより
キー入力優先順位を高く規定されている。即ち、
５×４マトリクス構成の１〜５行目の各行ライン
をL1〜L5、１〜４列目の各列ラインをl1〜l4と名
付けておくと、例えば行ラインL1上のキーはキ
ー入力優先順位が最高位となり、行ラインL2〜
L4上の各キーよりすべて優先されて入力される。
また行ラインL2上のキーは行ラインL1上のキー
と同時押しされた場合には優先入力されないが、
行ラインL3〜L5上のキーと同時押しされた場合
には優先入力される。同様にして行ラインL3上
のキーは行ラインL4，L5上のキーに対し優先入
力され、また行ラインL4上のキーは行ラインL5
上のキーに対し優先入力され、一方、行ライン
L5上のキーはキー入力優先順位が最低位とされ
ている。キー入力優先順位の上述した規定によ
り、キーサンプリング動作実行時には第３図のフ
ローチヤートにしたがつた動作が実行される。こ
の場合、Ｘレジスタの１桁目X1にはキー入力優
先順位を示すデータ「５」〜「１」が順次書込ま
れる。またこのＸレジスタの１桁目X1のデータ
はバツフア１３に送られ、上記タイミング信号ａ
の出力時にこのバツフア１３に読込まれる。バツ
フア１３に読込まれたデータは次にデコーダ１４
にてデコードされ、信号KC1〜KC5として対応す
る上記行ラインL1〜L5に出力される。この場合、
バツフア１３内のデータの内容「５」、「４」、…
…「１」に応じて２値論理レベルの“１”信号が
出力される行ラインL1，L2……L5が順次走査さ
れ、また該行ライン上のキーのオン・オフ状態を
示す信号KI1〜KI4が列ラインl1〜l2から出力され
てバツフア１５に送られる。上記信号KI1〜KI4
は上記タイミング信号ｂの出力時にバツフア１５
に読込まれ、次いで演算ジヤツジ回路１０に送ら
れてキー判断処理が実行される。また操作された
キーが検出された場合には、チヤタリング回避時
間計時用として使用されるＹレジスタの計数値が
所定値、例えばこの実施例では「８」となつたと
きキー入力処理が演算ジヤツジ回路１０にて実行
される。
次に、上記実施例の動作を第３図および第４図
を参照して説明する。いま、第４図に示すように
置数キー□４を先ずキー操作し、次いでやや遅れて
上記置数キー□４よりキー入力優先順位の高い置数
キー□７が置数キー□４とともに同時押しされたもの
と仮定する。いま、第４図の時刻T1に於いて置
数キー□４が操作され、先ずステツプS1の処理によ
りＹレジスタの１桁目Y1がクリアされる。次に
ステツプS2の処理によりＸレジスタの１桁目X1
にデータ「５」が書込まれる。次いでステツプS3
の処理が実行され、X1内のデータ「５」が読出
されてバツフア１３に入力され、タイミング信号
ａの出力時にバツフア１３に書込まれる。そして
デコーダ１４によりデコードされ、第４図の時刻
T2にて信号KC1が“１”信号として出力され、
キー入力部４の行ラインL1に与えられる。この
ため行ラインL1上の４個のキーAC、……が走
査されるが、いま、これら４個のキーは何れも操
作されていないから、キー入力部４の列ラインl1
〜l4から出力される信号KI1〜KI4（４ビツトパラ
レルデータ）は「0000」であり、タイミング信号
ｂの出力時にバツフア１５に読込まれる。次いで
バツフア１５内のデータ「0000」が演算ジヤツジ
回路１０に送られ、操作キーの有無を判断するス
テツプS4のキー判断処理が実行される。この場
合、上記データ「0000」により操作キー無しが判
断されてステツプS5の処理が実行され、演算ジヤ
ツジ回路１０に於いてX1の内容が−１され、こ
の結果、データ「４」がX1に書込まれる。次に
ステツプS6の処理によりX1が「０」か否か、即
ち、最終行ラインL5までのキー走査が終つたか
否かの判断処理が演算ジヤツジ回路１０にて実行
される。いまX1は「０」でないのでステツプS3
に復帰し、X1のデータ「４」がデコードされて
行ラインL2に対し“１”信号の信号KC2が時刻
T3にて出力される。このため行ラインL2上の４
個のキー□７、……が走査される。この時刻T3に
於いてはまだ行ラインL2上のキーは何れも操作
されていず、したがつてバツフア１５にはデータ
「0000」が入力される。次いでステツプS4のキー
判断処理により操作キー無しが判断され、次いで
ステツプS5によりX1のデータが「３」となり、
更にステツプS6を経てステツプS3に復帰する。こ
のためX1のデータ「３」がデコードされて行ラ
インL3に対し“１”信号の信号KC3が出力され、
行ラインL3上の４個のキー□４、……が時刻T4に
て走査される。この場合、時刻T4では置数キー
□４が操作されているので、列ラインl1から“１”
信号の信号KI1が出力され、この結果、バツフア
１５にはデータ「1000」が入力され、したがつて
ステツプS4のキー判断処理により操作キー有りが
判断され、ステツプS7に進行する。このステツプ
S7ではＹレジスタの１桁目Y1にデータ「１」が
加算され、この結果Y1は「１」となる。次いで
ステツプS3の処理によりY1の内容が「８」か否
かが判断され、いまY1は「８」より小であるか
ら再びステツプS2に復帰する。このためステツプ
S2の処理によりX1の内容は「３」から「５」に
書替えられ、再びキー入力優先順位の最も高い行
ラインL1からのキー走査が開始される。この場
合、上述したステツプS3→S4→S5→S6→S3の処理
が３回繰返され、時刻T5、T6、T7にて夫々、２
発目の信号KC1，KC2，KC3が出力され、行ライ
ンL1，L2，L3上の各キーが順次走査される。そ
して２発目の信号KC3の出力によりステツプS4に
て操作キー有りが再び判断され、ステツプS7に進
行するとY1の内容が＋「１」されて「２」とな
る。次にステツプS8を経てステツプS2に復帰し、
X1の内容は「３」から再び「５」に書替えられ
る。そしてステツプS3の処理により時刻T3にて
“１”信号の信号KC1が出力され、またこの信号
KC1の出力中に於いて、図示するように時刻T9
に行ラインL1上のキー□７が操作される。然し、
KC1の出力中であるからバツフア１５にはデータ
「0000」が入力されるのでステツプS4により操作
キー無しが判断され、次にステツプS5に進行して
X1の内容が「４」とされ、またステツプS6を経
てステツプS3に進行する。次いで時刻T10にて
“１”信号の信号KC2が出力されると、バツフア
１５にはデータ「1000」が入力され、このため、
次のステツプS4にて操作キー有りが判断されてス
テツプS7に進行する。このステツプS7ではY1の
内容が＋「１」されて「３」となり、次にステツ
プS8を経てステツプS2に復帰する。次いで上述し
たステツプS2→S3→S4→S5→S6→S3→S4→S7→S8
→S2が更に５回繰返され、即ち、信号KC1，KC2
が５発ずつ出力されて行ラインL1，L2上のキー
が５回ずつキー走査され、これにより時刻T11直
後にY1の内容が「８」となると、次にステツプ
S8の処理によりステツプS9に進行する。このた
め、チヤタリング回避時間を経過後、時刻T12か
ら、同時押しされている２個の置数キー□４、□７の
うちキー入力優先順位の高い置数キー□７に対する
キー入力処理が実行され、置数データ「７」が
RAM９の所定レジスタ内に記憶され、また表示
部５に表示される。このようにして置数キー□７の
みが優先入力され、キー入力優先順位の低い置数
キー□４のキー操作は無効とされる。なお、上記キ
ー走査処理実行中に、タイミング信号発生回路１
２から信号1P／Ｓが出力されると、上述した計
算モードの処理は一時中断されて計時処理動作が
実行され、この結果、あらたな計時データが計時
レジスタＴに書込まれると、上記キー走査の処理
に復帰するようになされている。
を参照して説明する。いま、第４図に示すように
置数キー□４を先ずキー操作し、次いでやや遅れて
上記置数キー□４よりキー入力優先順位の高い置数
キー□７が置数キー□４とともに同時押しされたもの
と仮定する。いま、第４図の時刻T1に於いて置
数キー□４が操作され、先ずステツプS1の処理によ
りＹレジスタの１桁目Y1がクリアされる。次に
ステツプS2の処理によりＸレジスタの１桁目X1
にデータ「５」が書込まれる。次いでステツプS3
の処理が実行され、X1内のデータ「５」が読出
されてバツフア１３に入力され、タイミング信号
ａの出力時にバツフア１３に書込まれる。そして
デコーダ１４によりデコードされ、第４図の時刻
T2にて信号KC1が“１”信号として出力され、
キー入力部４の行ラインL1に与えられる。この
ため行ラインL1上の４個のキーAC、……が走
査されるが、いま、これら４個のキーは何れも操
作されていないから、キー入力部４の列ラインl1
〜l4から出力される信号KI1〜KI4（４ビツトパラ
レルデータ）は「0000」であり、タイミング信号
ｂの出力時にバツフア１５に読込まれる。次いで
バツフア１５内のデータ「0000」が演算ジヤツジ
回路１０に送られ、操作キーの有無を判断するス
テツプS4のキー判断処理が実行される。この場
合、上記データ「0000」により操作キー無しが判
断されてステツプS5の処理が実行され、演算ジヤ
ツジ回路１０に於いてX1の内容が−１され、こ
の結果、データ「４」がX1に書込まれる。次に
ステツプS6の処理によりX1が「０」か否か、即
ち、最終行ラインL5までのキー走査が終つたか
否かの判断処理が演算ジヤツジ回路１０にて実行
される。いまX1は「０」でないのでステツプS3
に復帰し、X1のデータ「４」がデコードされて
行ラインL2に対し“１”信号の信号KC2が時刻
T3にて出力される。このため行ラインL2上の４
個のキー□７、……が走査される。この時刻T3に
於いてはまだ行ラインL2上のキーは何れも操作
されていず、したがつてバツフア１５にはデータ
「0000」が入力される。次いでステツプS4のキー
判断処理により操作キー無しが判断され、次いで
ステツプS5によりX1のデータが「３」となり、
更にステツプS6を経てステツプS3に復帰する。こ
のためX1のデータ「３」がデコードされて行ラ
インL3に対し“１”信号の信号KC3が出力され、
行ラインL3上の４個のキー□４、……が時刻T4に
て走査される。この場合、時刻T4では置数キー
□４が操作されているので、列ラインl1から“１”
信号の信号KI1が出力され、この結果、バツフア
１５にはデータ「1000」が入力され、したがつて
ステツプS4のキー判断処理により操作キー有りが
判断され、ステツプS7に進行する。このステツプ
S7ではＹレジスタの１桁目Y1にデータ「１」が
加算され、この結果Y1は「１」となる。次いで
ステツプS3の処理によりY1の内容が「８」か否
かが判断され、いまY1は「８」より小であるか
ら再びステツプS2に復帰する。このためステツプ
S2の処理によりX1の内容は「３」から「５」に
書替えられ、再びキー入力優先順位の最も高い行
ラインL1からのキー走査が開始される。この場
合、上述したステツプS3→S4→S5→S6→S3の処理
が３回繰返され、時刻T5、T6、T7にて夫々、２
発目の信号KC1，KC2，KC3が出力され、行ライ
ンL1，L2，L3上の各キーが順次走査される。そ
して２発目の信号KC3の出力によりステツプS4に
て操作キー有りが再び判断され、ステツプS7に進
行するとY1の内容が＋「１」されて「２」とな
る。次にステツプS8を経てステツプS2に復帰し、
X1の内容は「３」から再び「５」に書替えられ
る。そしてステツプS3の処理により時刻T3にて
“１”信号の信号KC1が出力され、またこの信号
KC1の出力中に於いて、図示するように時刻T9
に行ラインL1上のキー□７が操作される。然し、
KC1の出力中であるからバツフア１５にはデータ
「0000」が入力されるのでステツプS4により操作
キー無しが判断され、次にステツプS5に進行して
X1の内容が「４」とされ、またステツプS6を経
てステツプS3に進行する。次いで時刻T10にて
“１”信号の信号KC2が出力されると、バツフア
１５にはデータ「1000」が入力され、このため、
次のステツプS4にて操作キー有りが判断されてス
テツプS7に進行する。このステツプS7ではY1の
内容が＋「１」されて「３」となり、次にステツ
プS8を経てステツプS2に復帰する。次いで上述し
たステツプS2→S3→S4→S5→S6→S3→S4→S7→S8
→S2が更に５回繰返され、即ち、信号KC1，KC2
が５発ずつ出力されて行ラインL1，L2上のキー
が５回ずつキー走査され、これにより時刻T11直
後にY1の内容が「８」となると、次にステツプ
S8の処理によりステツプS9に進行する。このた
め、チヤタリング回避時間を経過後、時刻T12か
ら、同時押しされている２個の置数キー□４、□７の
うちキー入力優先順位の高い置数キー□７に対する
キー入力処理が実行され、置数データ「７」が
RAM９の所定レジスタ内に記憶され、また表示
部５に表示される。このようにして置数キー□７の
みが優先入力され、キー入力優先順位の低い置数
キー□４のキー操作は無効とされる。なお、上記キ
ー走査処理実行中に、タイミング信号発生回路１
２から信号1P／Ｓが出力されると、上述した計
算モードの処理は一時中断されて計時処理動作が
実行され、この結果、あらたな計時データが計時
レジスタＴに書込まれると、上記キー走査の処理
に復帰するようになされている。
一方、１個のキーのみが操作されている場合、
例えば置数キー□７のみが操作されている場合に
は、上述したステツプS1→S2→S3→S5→S6→S3→
S4S7→S8→S2の処理が８回繰返され、即ち、行ラ
インL1，L2が８回ずつ走査されるとともにY1の
内容が「８」となると置数キー□７に対するキー入
力処理が実行される。
例えば置数キー□７のみが操作されている場合に
は、上述したステツプS1→S2→S3→S5→S6→S3→
S4S7→S8→S2の処理が８回繰返され、即ち、行ラ
インL1，L2が８回ずつ走査されるとともにY1の
内容が「８」となると置数キー□７に対するキー入
力処理が実行される。
なお、上記実施例では、マトリクス構成のキー
入力部上のキーに対し、最初のキー検出からチヤ
タリング回避計時用レジスタＹをカウントアツプ
させているが、同時押しにより生じる２つのキー
入力の時間差は、シフトレジスタＹのカウント値
８に対し小さく問題とならない。仮にキー構造上
から同時押しにより生じる２つのキー入力の時間
差が大きくなる場合には、それに応じてカウント
値を任意に設定できることは言うまでもない。ま
た、上段キーを下段キーより優先入力させたが、
当該キーと隣接キーとの優先順位の与えかたは上
記実施例に限らず任意である。
入力部上のキーに対し、最初のキー検出からチヤ
タリング回避計時用レジスタＹをカウントアツプ
させているが、同時押しにより生じる２つのキー
入力の時間差は、シフトレジスタＹのカウント値
８に対し小さく問題とならない。仮にキー構造上
から同時押しにより生じる２つのキー入力の時間
差が大きくなる場合には、それに応じてカウント
値を任意に設定できることは言うまでもない。ま
た、上段キーを下段キーより優先入力させたが、
当該キーと隣接キーとの優先順位の与えかたは上
記実施例に限らず任意である。
この発明は、以上説明したように、キー入力部
上の各キーに対し、キー配列と対応づけて予め隣
接するキーとの間に相互にキー入力優先順位を定
めて各キーをマトリクス状に配列しておき、キー
検出があつた場合、そのキーより下位の入力ライ
ンの走査を停め、最上位入力ラインからの走査に
復帰するようにしまたキー入力操作時には使用者
が上記キー入力優先順位を予め承知してキー入力
操作を行なうようにしたため、キー入力優先順位
の低いキーと所望キーとを同時押ししても入力さ
れるキーの内容を表示部で目視確認するまでもな
く確認することができ、したがつて、キー入力操
作の操作性、信頼性が従来より大幅に向上するも
のである。また、隣接する２個以上のキーを同時
押ししても所望キーのキー入力を確実に行えるも
のであるから、キー操作面上の有効面積が実質的
に向上することになり、したがつて近年、特に小
型化、薄型化しているためにキー入力部上の各キ
ーの操作面が小さくなつている小型電子機器にこ
の発明を応用すれば、極めて有効となるものであ
る。
上の各キーに対し、キー配列と対応づけて予め隣
接するキーとの間に相互にキー入力優先順位を定
めて各キーをマトリクス状に配列しておき、キー
検出があつた場合、そのキーより下位の入力ライ
ンの走査を停め、最上位入力ラインからの走査に
復帰するようにしまたキー入力操作時には使用者
が上記キー入力優先順位を予め承知してキー入力
操作を行なうようにしたため、キー入力優先順位
の低いキーと所望キーとを同時押ししても入力さ
れるキーの内容を表示部で目視確認するまでもな
く確認することができ、したがつて、キー入力操
作の操作性、信頼性が従来より大幅に向上するも
のである。また、隣接する２個以上のキーを同時
押ししても所望キーのキー入力を確実に行えるも
のであるから、キー操作面上の有効面積が実質的
に向上することになり、したがつて近年、特に小
型化、薄型化しているためにキー入力部上の各キ
ーの操作面が小さくなつている小型電子機器にこ
の発明を応用すれば、極めて有効となるものであ
る。
第１図はこの発明を腕時計型小型電子式計算機
に適用した一実施例の平面図、第２図は要部の回
路構成図、第３図は動作を説明するフローチヤー
ト、第４図は動作波形図である。 １……腕時計型小型電子式計算機、４……キー
入力部、９……RAM、１０……演算ジヤツジ回
路、１１……インストラクシヨンデコーダ、１２
……タイミング信号発生回路、１４……デコー
ダ。
に適用した一実施例の平面図、第２図は要部の回
路構成図、第３図は動作を説明するフローチヤー
ト、第４図は動作波形図である。 １……腕時計型小型電子式計算機、４……キー
入力部、９……RAM、１０……演算ジヤツジ回
路、１１……インストラクシヨンデコーダ、１２
……タイミング信号発生回路、１４……デコー
ダ。
Claims (1)
- 【特許請求の範囲】 １ 複数の入出力ラインの各交点上に配設された
複数のキーを有するマトリクス状のキー入力手段
と、 このキー入力手段の入力ラインに予め定められ
た優先順位にしたがつて最上位から順次走査信号
を与える走査手段と、 キー操作の検出によりそのキーより下位の入力
ラインの走査を停め、最上位からの走査を再実行
させる走査復帰手段と、 キー操作の検出回数を計数する計数手段とを具
備し、 計数手段が特定値を計数した時のキー出力信号
を入力キーとして確定することを特徴としたキー
入力方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13759979A JPS5663630A (en) | 1979-10-26 | 1979-10-26 | Key input system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13759979A JPS5663630A (en) | 1979-10-26 | 1979-10-26 | Key input system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5663630A JPS5663630A (en) | 1981-05-30 |
| JPS6353568B2 true JPS6353568B2 (ja) | 1988-10-24 |
Family
ID=15202458
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13759979A Granted JPS5663630A (en) | 1979-10-26 | 1979-10-26 | Key input system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5663630A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58183544U (ja) * | 1982-06-02 | 1983-12-07 | カシオ計算機株式会社 | 携帯用小型電子機器 |
| JPH02105913A (ja) * | 1988-10-14 | 1990-04-18 | Omron Tateisi Electron Co | キー入力用端末装置 |
| US6377685B1 (en) * | 1999-04-23 | 2002-04-23 | Ravi C. Krishnan | Cluster key arrangement |
| JP2009043232A (ja) * | 2008-04-30 | 2009-02-26 | Jpd Information:Kk | 親指入力キーボード及びそれを備える情報機器 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53932A (en) * | 1976-06-25 | 1978-01-07 | Toshiba Corp | Encoder circuit |
| JPS5380917A (en) * | 1976-12-27 | 1978-07-17 | Toshiba Corp | Multi-keying prevention circuit |
-
1979
- 1979-10-26 JP JP13759979A patent/JPS5663630A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53932A (en) * | 1976-06-25 | 1978-01-07 | Toshiba Corp | Encoder circuit |
| JPS5380917A (en) * | 1976-12-27 | 1978-07-17 | Toshiba Corp | Multi-keying prevention circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5663630A (en) | 1981-05-30 |
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