JPS6352180A

JPS6352180A - 表示方式

Info

Publication number: JPS6352180A
Application number: JP62177007A
Authority: JP
Inventors: 石川　泰代; 一生渡辺
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1987-07-17
Filing date: 1987-07-17
Publication date: 1988-03-05
Also published as: JPS642956B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】この発明は、ラスタスキャン方式のＣＲＴのようなディ
スプレイ装置を用いる表示方式に関する。

この発明は、リフレッシエメモリの内容を周期的に読み
出してＣＲＴ画面画面上吊表示つ、その表示内容を変更
する場合において、ＣＲＴの非表示期間を利用してリフ
レッシュメモリの書き込みを行なうにあたり、上記表示
期間と非表示期間を判別するタイミングパルスを用い、
上記非表示期間に行なう書き込みの確認を行なうことに
より、確実に書き込み動作がなされる書き込み終了判定
方式を提供するためになされた。

以下、冥施例により、この発明を具体的に説明する。

第１図は、この発明の一実施例を示す方式を実現するＣ
ＲＴディスプレイ装置のブロック図である。但し、同Ｑ
＜おいて、ＣＲＴそれ自体は、本発明に直接関係が無い
ので図示していない。

この災施例におけるＣＲＴディスプレイ装宣の概要は、
次の通りである。

ＣＰＵ（マイクロプロセッサ１）等の入力源により、バ
スドライバ（２）を介して、リフレッシ為メモ＋Ｊ（５
１に表示すべき情報を書き込むものである。

この情報は、ＣＲＴ画面上の表示位置を示すアドレス情
報と、アスキー（ＡＳＣＩＩ）コード等の文字表示コー
ド情報とである。このアドレス情報は、アドレスデコー
ダαＧと、アドレスセレクタ（４１とを通して、リフレ
ッシュメモリ（５）Ｋ入力されるものである。

リフレッシュメモリ（５）は、ＣＲＴ画面上に割り当て
られた文字表示アドレスと対応したアドレスを有するも
のである。したがって、リフレッシュメモ１月５）は、
ＣＲＴ画面に表示できる総文字数分だけのコード情報が
記憶できるメモリ容量を有するものである。

例えば、文字数をｙ１３２文字、縦１６行とすると、１
ページ当り、３２Ｘ１６（バイト）の記憶容量が必要と
なる。この実施例においては、リフレッシェメモリ（５
）は、２０４８バイトの記憶容量を有するものとし、４
ページにわたっての書キ込みが可能となるものである。

したがって、アドレス情報は、１１ビツト構成のものと
なる。

一般にマイクロコンビエータシステムにおけるアドレス
情報は、１６ビツト構成であるので、上記ＣＰＵ等のア
ドレス情報を１１ビツト構成のりフレッシ島メモリ（５
）のアドレスに変換し、後述する読み出し回路ａυを指
定するアドレス信号を形成するのが上記アドレスデコー
ダαｌである。そして、アドレスセレクタ（４１は、後
述するＣＲＴコントローラ（３１からのアドレス情報と
、ＣＰ　Ｕ（１）等の入力源からのアドレス情報とを切
り換えて、リフレッシュメモリ（５）に送出するための
ものである。

上記リフレッシェメモリ（５）の読み出しは、ＣＲＴコ
ントローラ（３１で形成されたＣＲＴの文字アドレスに
対応したタイミングパルス（ＭＡ）をアドレス情報とし
、１文字ごとに順次行なわれる。この読み出されたコー
ド情報は、パターン発生＠路（６）Ｋより、１文字ごと
にドツト構成されたパターン信号に変換される。

このパターン発生回路１６ｆｌ、文字等の画素が書き込
まれているリードオンリーメモリ（ＲＯＭ）により構成
される。したがって、表示される文字コードがリフレッ
シェメモリ（５）からパターン発生回路（６）に与えら
れること、すなわち、パターン発生回路（６）の文字ア
ドレスを指定することと、ラスタアドレスを指定するこ
とＫより、その出力は、ラスタスキャンタイミングに同
期した文字パターン信号となる。

このパターン出力は、パラレル／シリアル変換回路（７
）により、シリアルな映像信号に変換される。

このシリアルな映像信号は、ビデイオコントロール回路
（８）により、同期パルス（Ｈ／ＵＳＹＮＣ）、有効表
示画面を形成する表示タイミングパルス（ＤＩＳＰＴＭ
Ｇ）と合成されて、ＣＲＴ画面上に文字を表示すること
となる。

タイミングコントローラ（９）は、発振回路を内蔵し、
これらのりフレッシュメモリ（５）のアドレスタイミン
グパルス（ＭＡ）、パターン発生回路（６）のラスタア
ドレスタイミングパルス（ＲＡ）の基本となるキャラク
タクロック（ＣＬＫ）、シリアルな画素データを得るた
めのビデイオクロック（ＶＣＬＫ）等を形成するもので
ある。

ＣＲＴコントローラ（３）は、水平表示文字レジスタ、
垂直表示文字レジスタ等の各種制御レジスタと、リフレ
ッシェメモリ（５）の、換言すれば、ＣＲＴ画面上のラ
スタに同期した番地指定を行なう文字９行カウンタと、
ＣＲＴの水平及び垂直同期信号発生回路と、ラスタ制御
回路と、カーソール制御回路等により構成され、ＣＲＴ
のラスタに同期したりフレツシ島メモリ（５）のアドレ
ス指定（ＭＡ）、パターン発生回路（６）のラスタ指定
（ＲＡ）をして、上述のような画素データを形成するも
のとし、及びＣＲＴの同期パルス等を形成するものであ
る。

このＣＲＴコントローラ（３１として、例えば、「商。

品名ＨＤ　４６５０５Ｊ　　のモノリシック集積回路を
用いることができる。

なお、読み出し回路住υは、上記ＣＲＴコントローラで
形成された表示タイミングパルスを読み出すために用い
るものであり、この役割は後述する。

上述のようなＣＲＴディスプレイ装置において、例えば
、第２図に示すように、ノンインターレースモードによ
るＣＲＴの表示画面部（１３を構成するラスタ本数を２
４０本とし、上下、左右にそれぞれ１０％づつのブラン
キング部（斜線を付した部分）を設けて、有効表示画面
０を構成するものとスル。このブランキング部は、ＣＲ
Ｔの水平、垂直駆動能力のバラツキにより、表示文字が
画面からはみ出して表示されることを防止するために必
要なものである。

ホームテレビ受像機等のＣＲＴにおいては、水平走査時
間（Ｈ）は、６３．５μｓ程度である。このうち、帰線
消去時間（ｔ、）を９．３μｓとすると、上記表示画面
（１つを形成する走査時間は、５４．２μｓとなる。し
たがう【、上述のように左右に１０％（’ｓｔ’！　）
づつのブランキング部を設けるものとすると、’１ｐＦ
は、５．４μｓとなり、有効表示画面（１３を形成する
走査時間（ｔ、）は、４３．３μｓとなる。

したがって、１水平走査時間（Ｈ）当り、上記有効表示
時間（ｔ、）を１１１とし、他を＠０”（ブランキング
）とする表示タイミングパルス（ＤＩＳＰＴＭＧ）を形
成することとなる。

一方、垂直方向については、表示画面（１■のラスタ本
数が２４０本で、上下ＫＩＯ％（ｔｓＪ　ｔｅ）づつの
ブランキング部を設けるものであるから、１、．１．は
、ラスタ本数で２４本（２４Ｘ６３．５μｓ）ｋ：相当
する時間となり、当初表示画面αりを形成するラスタ本
数は１９２本となる。

したがって、１表示画面（Ｖ）当り、上記有効表示時間
（ｔ、）を°１”とし、他を”０”（ブランキング）と
する表示タイミングパルス（ＤＩＳＰＴＭＧ）を形成す
ることとなる。

この水平、垂直表示タイミングパルスを合成した１表示
画面当りのパルス波形を第３図に示すものである。この
タイミングパルス（ＤＩＳＰＴＭＧ）は、同図に示すよ
うに、ＮＴＳＣ方式のＣＲＴにより、ノンインターレー
スモードで構成すると、１表示画面（Ｖ）は、１Ｘ６０
秒となり、この中に、水平表示タイミングパルス（Ｈ）
を１９２個と、この水平表示タイミングパルス（Ｈ）が
７０個分に相当する垂直ブランキング部を有するパルス
信号となる。

上記垂直ブランキング部は、ＮＴＳＣ方式においては、
ラスタ本数が５２５本であり、ノンインターレースモー
ドでは、ラスタが２６２．５本であることより、２６２
．５−１９２中７０個に相当する水平表示タイミングと
なる。このうち、４８個分が上記時間（Ｌｓ　＋ｉｏ　
　）Ｋｆ！す、残り２２個分が垂直帰線時間（ｔ、）に
相当する。

この実施例においては、ＣＲＴの帰線期間の他上記有効
表示画面０を形成するためのブランキングを利用して、
ＣＲＴの表示内容の変更を行なう際のＣＰＵ等の入力源
からのアクセスタイミングに割り当てようとするもので
ある。すなわち、上記ブランキング期間及び帰線期間は
、ＣＲＴディスプレイ装置は、リフレッシュメモリの読
み出し、言い換えれば文字表示のための動作を停止して
いるものであるから、表示画面の１部に７ラツシングを
生じさせることな（リフレッシ為メモリの内容を変更で
きる。そして、有効表示画面０を形成するためのブラン
キング期間も上記アクセスタイミングに割り当てること
により、その時間帯を長くして、上記書き替えスピード
の持ち時間を短（できるものである。

この場合において、上記表示タイミングは、ＣＲＴディ
スプレイ装置の一方的な動作周期で決定されるものであ
るため、次のような問題が生じるものである。

例えば、ＣＰＵ等の入力源から１．上記ブランキングで
あるタイミングで書き込み動作を開始し、冥際にリフレ
ッシ為メモリ（５１にデータを送出する時点で、表示タ
イミングになると、リフレッシュメモリ（５）は、自動
的にＣＲＴコントローラ（３）の支配下におかれて書き
込みがなされた（なる。一方、ＣＰＵ等は、データの送
出を行なうことで書き込み完了とするものであるから、
両者の間で表示データの不一致が生ずる。

ＣＲＴディスプレイ装貨をプログラムディバッグ用に用
いる場合、上記書き込み動作がなされないときは、表示
画面で知ることができるから再び書き込みを行なえばよ
いが、テレビゲーム等にあっては、このことを認識でき
ず、ゲームの内容がプログラム通りにはならず、誤動作
することとなる。

この実施例においては、この問題を解決するために、上
記表示タイミングを書き込み直後に読み出して、ブラン
キング期間であることをもって、書き込み動作の終了を
判定しようとするものである。

すなわち、リフレッシ島メモリ（５）の内容変更に際し
ては、■まずＣＰ　Ｕ（１１は、上記読み出し回路Ｕυ
の番地指定を行い、信号（ＤＩＳＰＴＭＧ）を読み出し
、書き込み期間か否かの判定を行なう。

■書き込み可能（６０”）のとき、リフレッシ為メモリ
（５）のアドレス、データを送出し【書き込みを行なう
。■この書き込み後に再び上記読み出し回路Ｑυを指定
して、上記信号（ＤＩＳＰＴＭＧ）を読み出し、°Ｏ”
のとき、上記書き込み動作が完全になされたこと、すな
わち、書き込み動作中に表示タイミングに変わらなかっ
たことをもって書き込み動作の確認を行ない、一連の書
き込み動作を終了するものとする。

上述のように、ＣＰＵ等のプログラム（ソフトウェア）
で動作確認を行なうことの他、上記読み出し回路の動作
を書き込み命令を受けて自動的に行なうようにするもの
であってもよい。

上記確認信号が得られないと館は、その書き込みは、再
び最初から行なうものとして、前述のようなデータの不
一致を防止するものである。この場合にお（・て、書き
込み完了直後に表示タイミングとなり、ＣＰＵ等は同じ
ことを二度書き込んだとして、も、何ら問題は生じない
。

この発明は、ＣＲＴディスプレイ装置シておけるリフレ
ッシ為メモリの書き込み判定方式として広く利用できる
。

【図面の簡単な説明】

第１図は、この発明の一実施例を示すブロック図、第２
図は、この発明の一実施例を示す表示タイミングを説明
する図、第３図は、その表示タイミングパルスの波形図
である。（１）・・・ＣＰＵ、（２１・・・バスドライバ、（３
１・・・ＣＲＴコントローラ、（４）・・・アドレスセ
レクタ、（５１・・・リフレッシ為メモリ、（６）・・
・パターン発生回路、（７）・・・パラＬ／Ａ／／シリ
アル変換回路、（８）・・・ビディオコントロール回路
、（９）・・・タイミングコントローラ、Ｑ（１・・・
アドレスデコーダ、Ｑυ・・・読み出し回路、Ｑ３・・
・表示画面部、０・・・有効表示画面。第　　１　　図

Claims

【特許請求の範囲】

１、ラスタに対応した表示データを表示装置に順次に送
出せしめることによりかかる表示データをかかる表示装
置に表示せしめる表示方式であって、マイクロプロセッ
サと、上記マイクロプロセッサに結合されたバスライン
と、上記バスラインに結合され表示制御を行なう制御手
段と、上記制御手段によって示される非表示期間を判別
可能とするタイミング信号を上記バスラインに供給する
第１回路と、表示されるべき情報が記憶される記憶手段
とを備え、表示装置の表示画面の非表示期間のみを上記
記憶手段への情報書き込み可能な時間帯とするとともに
、上記記憶手段への情報の書き込みの後、上記第１回路
の状態を調べることにより書き込み終了の判定を行なう
ようにしたことを特徴とする表示方式。