JPS6346817A - 積分型デジタル・アナログ変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、積分型デジタル・アナログ変換回路に関す
る。

（従来の技術） 従来の積分型デジタル・アナログ変換回路は、第５図に
示すように構成される。すなわち、入力端子１ノにハイ
（Ｈ）レベルの積分スタート信号（５ＴＡＴ　）が供給
されると、リセット優先のセットーリセットフリッゾフ
ロップ回路（以下５−ＲＦＰ回路という）１２がセット
状態となり、積分電流スイッチ１３がオン状態となって
、定電流源１４から出力される積分電流（Ｉ）が演算増
幅器１５及びコンデンサＣ１よりなる積分回路１６に流
れて積分が開始される。

同時妃、入力端子１７に供給される周波数ｆＣＫのクロ
ックＣＫが、アンド回路１８を介して、ｍピットのダウ
ンカウンタ１９に入力される。このダウンカウンタ１９
には、予めデジタルデータＤがロードされている。そし
て、ダウンカウンタ１９は、アンド回路１８から出力さ
れるクロックＣＫ、を入力する毎に、ロードされたデジ
タルデータを１カウントづつ減算し、カウント値がＯρ
て々ったとき、Ｈレベルのカウント終了信号Ｐを発生す
る。このため、５−ＲＦＰ回路１２がリセット状態とな
り、積分電流スイッチ１３がオフ状態となって、按分電
流工が遮断されて積分が停止される。

例えば、第６図（ａ）　、　（ｂ）に示すようなりロッ
クＣＫ及び積分スタート信号５ＴＡＴが与えられ、ダウ
ンカウンタ１９にデジタルデータ（Ｄ＝、６）がロード
されたとする。また、ダウンカウンタ１９は、入力され
たクロックＣＫ、の立上りエツジ毎にロードされたデー
タを減算し、そのカウント値がＯとなる次のクロックＣ
Ｋ、の立上がりでＨレベルのカウント終了信号Ｐを発生
するものとする。

この場合、時刻１．で積分スタート信号５ＴＡＴが■（
レベルとなるので、この時点で５−ＲＦＦ回路１２がセ
ット状態と々す、積分イ流スイッチＪ３が同図（ｃ）に
示すようにオン状態となって積分が開始される。同時に
、積分スタート信号５ＴＡＴの立上がりでアンド回路１
８から第６図（ｃ）に示すようにクロックＣＫ１　　が
発生されるので、ダウンカウンタ１９は、同図（ｄ）に
示すように時刻ｔｌから６クロツクカウントした時刻ｔ
２で、Ｈレベルのカウント終了信号Ｐを発生する。この
ため、５−ＲＦＰ回路Ｊ２がリセット状態となり、第６
図（ｅ）に示すように、積分電床スイッチ１３がオフ状
態となって、積分が停止される。

このとき、出力端子２０から発生さり、る積分出力電圧
Ｖ、ｌ″ｉ、第６図＜１＞に示すようになり、で表わさ
れる。さらに、 ｔｌ−ｔｌ＝ｔ。＝玉 ＣＫ であるから、積分出力電圧Ｖｏけ、 となる。ここで、一般的に入力デジタルデータをＤとす
ると、積分出力電圧Ｖｏけ、 となり、 ｏｃｘ−Ｄ なる関係がａられ、入力デジタルデータＤに比例した積
分出力電圧Ｖｏを得ることができ、ここにデジタル・ア
ナログ変換が行々われる。

しかしながら、上記のような従来の積分型デジタル・ア
ナログ変換回路では、積分開始時から完了時までに 　Ｘ　Ｄ ＣＫ だけの時間がかかり、ｍビットのデータの賜金にば、最
大で ｍ ＣＫ の時間がかかる。このため、一定時間内における変換精
度を２倍にするために、データのビット数金１つ多くす
ると、クロックＣＫの周波数ｆＣＫを倍にする必要が生
じる。また、一定時間内にあ・ける変換精度を４倍にす
るために、データのビット数を２つ多くすると、クロッ
クＣＫの周波数ｆＣＫを４倍にする必要が生じることに
なる。

そして、これは、ダウンカウンタ１９やＳ　−ＲＦＰ回
路１２の高性能化が要求されることになり、負担が大き
く々るものである。

（発明が解決しようとする問題点） 以上のように、従来の積分型デジタル・アナログ変換回
路では、一定時間内における変換精度を４倍にする次め
にデータのビット数を２ビット多くすると、クロックＣ
Ｋの周波数ｆＣＫを４倍にする必要があυ、ダウンカウ
ンタ１９や５−ＲＦＦ回路１２の高性能化が要求される
という問題を有している。

そこで、この発明は上記事情を考濾してなされたもので
、入力デジタルデータのビット数を２ビット多くしても
クロック周波数を高くすることなくデジタル・アナログ
変換を行なうことができ、一定時間内における変換精度
を４倍にし得る極めて良好な積分型デジタル・アナログ
変換回路を提供することを目的とする。

［発明の構成］ （問題点を解決するための手段） すなわち、この発明に係る積分型デジタル・アナログ変
換回路は、カウンタに入力するクロックを、入力デジタ
ルデータの最下位ビットが特定値のとき１／４周期だけ
遅延させ、該特定値以外のとき遅延させないようにする
とともに、カウンタに入力するクロックを、入力デジタ
ルデータの最下位ビットよりも１ビット上位桁のビット
が特定値のとき反転させ、該特定値以外のとき正転させ
るようにしたものである。

（作用） そして、上記のような構成によれば、入力デジタルデー
タの最下位ビットが特定値のとき、カウンタにはクロッ
クが１／４周期遅延されて入力されるので、カウント時
間が１／４クロック周期分延長される。また、入力デジ
タルデータの最下位ビットよりも１ビット上位桁のビッ
トが特定値のとき、カウンタにはクロックが反転入力さ
れるので、カウント時間が１／２クロック周期分延長さ
バるようになる。

この之め、カウンタのビット数よりも２ビット多い入力
デジタルデータをデジタル・アナログ変換することがで
き、クロック周波数を高くするこ拳 となく、４４！ｒ４倍の精度デジタル・アナログ変換を
実現することができるようになるものである。

（実施例） 以下、この発明の一実施例につ１ハて図面を参照して詳
細に説明する。第１図にお込で、第５因と同一部分には
同一記号を付して示し、ここでは異なる部分についての
み説明する。

すなわち、この実施例では、ＥＸ−オア（排他的論理和
）回路２ノと、２チヤンネルのマルチプレクサ２２と、
１／４クロック周期の遅延回路２３が設けられている。

このうち、ＥＸ−オア回路２ノの一方の入力端には、前
記アンド回路１８から出力されるクロックＣＫ１が供給
され、他方の入力端には、デジタルデータＤ（第５図の
場合より２ビット多いｍ　＋　２ビットのデータ）の最
下位ビットＬＳＢよりも１ビット上位桁のビット２１の
データが供給される。

ＩＬ上記ＥＸ−オア回路２１から出力されるクロックＣ
Ｋｔば、マルチプレクサ２２の一方の入力端に供給され
るとともに、遅延回路２３を介して、マルチプレクサ２
２の他方の入力端に供給される。

ここで、マルチプレクサ２２は、上記デジタルデータＤ
の最下位ビット２°のデータが６０”（Ｌレベル）のと
き、■−オア回路２ノかう出、力されるクロックＣＫ、
を、前記ダウンカウンタ１９に導びくように切換えられ
、最下位ビット２のデータが”　１　”　（Ｆ（レベル
）のとき、遅延回路２３から出力されるクロックＣＫ、
　（クロックＣＫ、をＩＡクロック周期遅延させたクロ
ック）を、ダウンカウンタ１９に導びくように切換えら
れるものである。

上記のような構成において、以下、第２図に示すタイミ
ング図を参照してその動作を説明する。

すなわち、入力端子ノアに第２図（ａ）に示すようなデ
ユーティ比が５０％のクロックＣＫが供給されている状
態で、同図Ｑ、）に示すように、時刻ｔ１１で入力端子
１ノにＨレベルの積分スタート信号５ＴＡＴが供給され
たとする。

すると、５４ＦＦ回路１２がセット状態と々す、第２図
（ｇ）に示すように、積分電流スイッチ１３がオン状態
となって、同図Ｑ′１）に示すように、積分出力電圧ｖ
０が発生されるようにする。

ここで、今、入力デジタルデータＤの２′桁及び２°桁
のデータが、それぞれＮｏ、ｏ“であるとすると、第２
図（ｃ）に示すように、ＥＸ−オア回路２ノは、入力さ
れたクロックＣＫ、をその捷まクロックＣＫ、として出
力し、このクロックＣＫ、がマルチプレクサ２２を介し
てダウンカウンタ１９に供給されるようになる。このた
め、第５図と同様に、入力デジタルデータ（Ｄ＝６）と
すると、ダウンカウンタ１９は、第２図（ｃ）に示すよ
うに、時刻ｔｌｌがら入力クロックＣＫ！の立上りを６
クロツクカウントした時刻ｔｌｌで、１ルベルのカウン
ト６終了信号Ｐを発生する。すると、Ｓ　−ＲＦ　Ｆ’
回路１２がリセット状態とｉす、積分電流スイッチ１３
が第２図（ｇ）に示すようにオフ状、傾となって、同図
（ｈ）に示すように時刻ｔｔｚで積分が停止される。

次に、入力デジタルデータＤの２１桁及び２°桁のデー
タが、それぞれ’０．１’″であるとすると、ＥＸ−オ
ア回路２１け前述したように、入力クロックＣＫ、をそ
のままクロックＣＫ１として出力する。

この場合、マルチプレクサ２２が第１図に示す状態に切
換えられているので、クロックＣＫ！は、第２図（ｄ）
に示すように、遅延回路２３で１／４クロック周期遅延
されたクロックＣＫ、として、マルチプレクサ２２を介
してダウンカウンタ１９に供給されるようになる。

すると、ダウンカウンタ１９＃′ｉ、第２図（ｄ）に示
すように、時刻ｔｌｌから入力クロックＣＫ３の立上り
を６クロツクカウントした時刻ｔ１３で、Ｈレベルのカ
ウント終了信号Ｐを発生し、時刻ｔｔｓで同図（ｈ）に
示すように積分が停止される。

すなわち、入力デジタルデータＤの最下位ビット２°の
データが“１”のときは、それが”０”のときに比して
クロックＣＫの１／４周期分、つまり１、± ｆｃＫ だけ長く積分するように々る。

次に、入力デジタルデータＤの２桁及び２°桁のデータ
が、それぞれ′″１，０′″であるとすると、第２図（
・）に示すように、ＥＸ−オア回路２ノからは、クロッ
クＣＫ、を反転させた信号がクロックＣＫ、として出力
される。この場合、クロックＣＫ、は、マルチプレクサ
２２を介してダウンカウンタ１９に供給される。このた
め、ダウンカウンタ１９は、第２図（ｅ）に示すように
、時刻ｔ１１から入力クロックＣＫ、の立上りを６クロ
ツクカウントした時刻ｔＩ４で、Ｈレベルのカウント終
了信号Ｐを発生し、時刻ｔ１４で同図（ｈ）に示すよう
に積分が停止される。

すなわち、入力デジタルデータＤの最下位ビット２°よ
りも１ビット上位桁のビット２１が１”のときには、第
２図（ｃ）で示したように、それが＠０″のときに比し
て、クロックＣＫの半周期（１７２周期）分、つまり ユ、工 　　７ＣＫ だけ長く積分するようになる。

また、入力デジタルデータＤの２１桁及び２°桁のデー
タが、それぞれ’１．１”であるとすると、ＥＸ−オア
回路２ノからはクロックＣＫ、を反転させた信号がクロ
ックＣＫ！として出力され、このクロックＣＫ！が、第
２図（ｆ）に示すように、遅延回路２３でＩＡクロック
周期遅延されてクロックＣＫ３として、マルチプレクサ
２２を介してダウンカウンタ１９に供給されるようにな
る。

このため、ダウンカウンタ１９け、第２図（ｆ）に示す
ように、時刻ｔｌｌから入力クロックＣＫｓの立上りを
６クロツクカウントした時刻ｔ１５で、Ｈレベルのカウ
ント終了信号Ｐを発生し、時刻ｔ１５で同図（ｈ）に示
すように積分が停止される。

したがって、入力デジタルデータＤの２１桁及び２°桁
のデータの４通りの組み合わせに応じて、それぞれ積分
時間を変えることができるようになるものである。

ここで、一般に、ｍ　＋　２ビットのデータの上位ｍビ
ットをｄｌ、最下位ビットよりも１ビット上位桁のデー
タをｄ２．最下位ビットのデータをｄ３とすると、ｄｌ
については従来の積分型デジタル・アナログ変換方式と
同じ式が成立し、ｄ２が′１″のときクロックＣＫの半
周期分だけ積分時間が長くなり、ｄ３が′１″のときク
ロックＣＫの１／４周期分だけ積分が長くなるので、結
局、積分出力電圧Ｖ、は、 ■ ＝＝　−Ｄ Ｃ１・’ｆＣＫ となる。そして、上式の右辺は、従来の積分型デジタル
・アナログ変換方式で、ｍ　＋　２ビットのデータを４
倍のクロック周波数４ｆＣＫでデジタル・アナログ変換
したものと同じになっている。

したがって、上記実施例のような構成によれば。

クロック周波数を高くすることなく、一定時間内におけ
る変換精度を４倍に高めることができるものである。

ここで、クロックＣＫのデユーティ比が５０チになって
いない場合や、遅延回路２３の遅延量τがクロックＣＫ
の１７４周期分になっていない場合について説明する。

この場合、入力デジタルデータＤの最下位ビットよりも
１ビット上位桁のデータが１″になったことによるクロ
ックＣＫ、の立上りの遅延量をτ１とすると、 であれば、少くともデジタル・アナログ変換の単調性は
保証されることになる。

さらに、 を満たすようにすれば、±１／２　（ＬＳＢ）の精度ま
で保証することができる。

第３図は、上記遅延回路２３の具体例を示すものである
。すなわち、これは、差動ＣＭＬロジックのバッファ回
路にコンデンサＣ鵞を接続したもので、トランジスタＱ
ｘ、Ｑ倉の動作速度が十分に速ければ、その遅延量τは
。

ｔ　＝　２＋４Ｒ−１ｏｇｅ２ となり、コンデンサＣＩ及び抵抗Ｒだけで遅延量τを決
定することができ、７Ｊものである。

また、第４図（ａ）　、　（ｂ）は、１ヶ当りτＧなる
遅延量を有するバッファ２４及びインバータ２５をＮ個
直列接続し、 τ＝Ｎ・τＧ なる遅延量τを持なせるようにしたものである。

なお、この発明は上記実施例に限定されるものではなく
、この外その要旨を逸脱しない範囲で種種変形して実施
することができる。

［発明の効果コ したがって、以上詳述したようにこの発明によれば、入
力デジタルデータのビット数を２ビット多くしてもクロ
ック周波数を高くすることなくデジタル・アナログ変換
を行なうことができ、一定時間内におけ石変換精度を４
倍にし得る極めて良好な積分型デジタル・アナログ変換
回路を提供することができる。

【図面の簡単な説明】

第１図はこの発明に係る積分型デジタル・アナログ変換
回路の一実施例を示すブロック構成図、第２図は同実施
例の動作を説明するためのタイミング図、第３図及び第
４図はそれぞれ同実施例の遅延回路の具体例を示す回路
構成図、第５図及び第６図はそれぞれ従来の積分型デジ
タル・アナログ変換回路を示すブロック構成図及びその
動作を説明するためのタイミング図である。 ノド・・入力端子、１２・・・５−ＲＦＦ回路、１３・
・・積分電流スイッチ、１４・・・定電流源、１５・・
・演算増幅器、１６・・・積分回路、１７・・・入力端
子、１８・・・アンド回路、１９・・・ダウンカウンタ
、２０・・・出力端子、２）・・・ＥＸ−オア回路、２
２・・・マルチプレクサ、２３・・・遅延回路、２４・
・・バッファ、２５・・・インバータ。 出願人代理人　　弁理士　鈴　江　武　彦第１図 ＠　２　図 第３図 第４図

Claims (1)

【特許請求の範囲】
1. カウンタで入力デジタルデータを一定クロック周波数で
   カウントし、このカウント時間によって積分器に特定電
   流を流す時間を制御して、前記積分器から入力デジタル
   データに対応するアナログ電圧を出力する積分型デジタ
   ル・アナログ変換回路において、前記カウンタに入力す
   るクロックを前記入力デジタルデータの最下位ビットが
   特定値のとき１／４周期遅延させ、該特定値以外のとき
   遅延させない第１のクロック制御手段と、前記カウンタ
   に入力するクロックを前記入力デジタルデータの最下位
   ビットよりも１ビット上位桁のビットが特定値のとき反
   転させ、該特定値以外のとき正転させる第２のクロック
   制御手段とを具備してなることを特徴とする積分型デジ
   タル・アナログ変換回路。