JPS6342585A - 画像表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 本発明は画像表示装置であって、メモリより現在のライ
ンの画像データと次のラインの画像データとを順次読み
出し、奇数フィールドで現在のライン、次のライン夫々
の画像データより補間された画像データを得ることによ
り、ラインバッファが不要で簡易構成とする。

〔産業上の利用分野〕

本発明は画像表示装置に関し、表示画面の偶数フィール
ド及び奇数フィールド夫々の表示時にメモリより順次画
像データを読み出し、この画像データを映像信号に変換
してＣＲＴに表示する画像表示装置に関する。

従来より、メ［りに少なくとも１画面分の画像データを
記憶させ、ＣＲＴの水平及び垂直の走査に応じてメモリ
より画像データを順次読み出し、読み出された画像デー
タを映像信号に変換してＣＲＴに供給し表示を行なう画
像表示装置がある。

このような画像表示装置において、メモリに書き込まれ
る画像データが例えば文字多重放送等により伝送される
場合には、１文字を例えば水平方向１６ドツト×垂直方
向２４ドツトの画像データで表わしており、この１６Ｘ
２４ドツト分の画像データがＲＡＭに記憶される。

しかし、上記の１文字を表示する際には例えばＣＲＴの
水平方向３２ドツト×垂直方向４８ドツトに拡大して表
示し、文字が目視しやすいようにしている。

この場合、インターレース方式のＣＲＴでは、偶数フィ
ールドを表示するときメモリから読み出される２ライン
分の画像データを用いて補間用の画像データを生成して
、表示画像のライン間の段差を少なくするスムージング
を行なうものがある。

〔従来の技術〕 従来のスムージング方式は、奇数フィールドにおいて、
メモリより読み出された画像データで各ラインを表示し
、偶数フィールドにおいて、奇数フィールドと同様にメ
モリより読み出された先行する１ライン分の画像データ
をラインバッファに格納して１水平走査期間だけ遅延し
、次にメモリより読み出された現在の画像データとライ
ンバッファから読み出された１ライン前のｉＩｊ像デー
タとを比較して補間用の画像データを得て各ラインの表
示を行なう。

〔発明が解決しようとする問題点〕

上記従来のスムージング回路では画像データを１水平走
査ＩＩ間だけ遅延づるラインバッファが必要であり、こ
のため回路構成が複雑かつ高１ｉＩＩ＋になるという問
題点があった。

本発明はこのような点にかノνがみてなされたもので、
ラインバッファが不要で構成の簡単な画像表示装置を提
供することを目的とする。

（問題点を解決するための手段〕 第１図は本発明装置の一実施例の原理ブロック図を示す
。

同図中、１は１画面分の画像データが記憶されたメモリ
である。

読み出し手段２は奇数フィールドの各水平走査期間に表
示すべき現在のラインの画像データと次のラインの画像
データとをメモリ１から順次交互に読み出す。

スムージング手段３は読み出し手段２がメモリ１より読
み出した画像データを供給されており、偶数フィールド
の表示時に現在のラインの画像データのみを取り出し、
奇数フィールドの表示時に現在のラインの画像データと
該次のラインの画像データとから補間用の画像データを
生成して取り出す。

変換手段４はスムージング手段３より供給される画像デ
ータを映像信号に変換してＣＲＴ５に表示する。

〔作用〕

本発明においては、各水平走査期間に現在のラインの画
像データと次のラインの画像データとが順次交互に読み
出される。このため１ライン分の画像データを１水平走
査！ＩＱ聞遅延するためのラインバッファが必要ない。

〔実施例〕

第２図は本発明装置の要部であるＣＲＴコントローラの
一実施例のブロック系統図を承ツ。このＣＲＴコントロ
ーラ（以下ｒｃＲＴｃＪと略す）には少なくとも１画面
分の画像データを記憶しノζメモリ１、メモリ１に画像
データの占ぎ込み等を行なうｃｐｕ、表示を行なうＣＩ
Ｉ　Ｔ夫々が接続されて画像表示システムを構成してい
る。

ＣＲＴＣは表示のために水平走査期間に所定周期でメモ
リ１をアクセスして画保データを順次読み出し、この画
像データＪこり映像信５″ｊぐある原色信号Ｒ，Ｇ、Ｂ
を得て、別途発生した同１ｇ１信号と共にＣＲＴ５に供
給する。これによってＣＲＴ５に画像が表示される。

第２図中、クロック発生回路３０には端子２９より画像
表示システムのシステムクロック信号が入来し、クロッ
ク発生回路３０はシステムクロック信号より表示画面の
１ドツトに対応するドツトクロック信号を生成し、この
ドツトクロック信号を水平カウンタ３１等のＣＲＴＣ内
部の各回路に供給する。

水平カウンタ３１はトッドクロック信号をカウントし、
そのカウント値は水平コントローラ３２で所定値と比較
され、ここで１水平走査周期毎にパルスが生成される。

このパルスは手直カウンタ３３でカウントされ、カウン
ト値は垂直コントローラ３４で所定値と比較され、ここ
で１垂直走査周期毎にパルスが生成される。

水平コントローラ３２、垂直コントローラ３４夫々の出
力パルスは同期信号発生回路３５に供給されて水平同期
信号、垂直同期信号が生成される。

上記の同期信号は端子３７ａ、３７ｂよりＣＲＴ２３に
供給される。また、この画像表示システムで生成される
映像と他の映像とは混合して表示するスーパーインポー
ズ表示を行なう場合には、他の映像の同期信号が端子３
７ａ、３７ｂより同期信号発生回路３５に供給されて、
ＣＲＴＣ２１の同期がとられる。

インターフェース回路４０は端子４１を介してＣＰＵに
接続され、ＣＰＵより各種のυＩＩＯ信号が入来し、Ｃ
ＲＴＣの出力する各種制御信号がＣＰＵに供給される。

また、データバス４２、アドレスレジスタ４４は夫々端
子４３．４５を介してＣＰＵに接続されている。

内部レジタ４６にはデータバス４２に入来した初期化用
の画像データ、トリガ信号、ｃｐｕのメモリ１に対する
アドレス等が格納され、転送テーブル４７にはデータバ
ス４２より入来する書き込み用の画像データ、メモリ１
より読み出されＣＰＵに供給される画像データ等が格納
される。ルックアップテーブル（以下ｒＬＵＴＪと略ず
）４８は固定のテーブルでＬＵＴ４９ａ、４９ｂはＣＰ
Ｕで占き換え可能なテーブルである。

データバス４２に入来するデータ、アドレス等を内部レ
ジスタ４６、転送テーブル４７、ＬｔＪＴ４９ａ、４９
ｂのうちのいずれに供給するかはＣＰＵよりアドレスレ
ジスタ４４に供給されるアドレスにより指定される。

画像データは、１ビツトが１ドツトを表わｖ１ワード８
ビットのパターンデータと、各４ビツトでフォアグラン
ド・カラー、バックグランド・カラーを表わす１ワード
８ビツトのカラーデータと、アンダーライン表示９忌滅
表示等の属性を表わす１ワード８ビツトのアトリビュー
トデータとから構成されている。

メモリアクセスタイミングコントローラ５ｏは、ドツト
クロック信号、及び水平コントローラ３２゜垂直コント
ローラ３４夫々の出力パルスを供給され、また内部レジ
スタ４６より表示モードｉ、ＩＩ　ｆｉｔ信号を供給さ
れており、これらの信号に応じてメモリ１の書き込み／
読み出しを制御する制御信号をリード／ライトコントロ
ーラ５１に供給し、メモリ１のアドレス値を可変する制
御信号をアドレスカウンタ及びリミッタ５２に供給し、
転送制御用の制御信号を転送制御回路５３に供給する。

上記内部レジスタ４６、メモリアクセスタイミングコン
トローラ５０、アドレスカウンタ及びリミッタ５２で読
み出し手段２が構成されている。

リード／ライトコントローラ５１は読み出し時にリード
イネーブル信号、；ｑき込み時にライトイネーブル信号
夫々を生成して端子５４よりメモリ１に供給する。また
、アドレスカウンタ及びリミッタ５，２の出力するアド
レスはアドレスコントローラ５５でメモリ１をアクセス
するための形態に変換されて端子５６よりメモリ１に供
給される。

これはメモリ１としてダイナミックＲＡＭを用いるか又
はスタティックＲＡＭを用いるかによって、アドレスの
形態が異なるためである。

また、メモリ１の読み出し時にはリード／ライトコント
ローラ５１よりの制御信号によってり一ド／ライト切換
回路５７はハイ−インピーダンス状態とされており、メ
モリ１より読み出された表示用の画像データは端子５８
よりバッファ５９に供給され、パターンデータ、カラー
データ、アトリビュートデータは夫々パターンバッフ？
５９ａ。

カラーバッファ５９ｂ、アトリビュートバッファ５９ｃ
に別々に格納される。スムージング手段３を含んだ演ｎ
及び制御回路３６はバッファ５９より供給されるパター
ンデータ、カラーデータ、アトリビュートデータの演緯
処理を行ない、ドツト単位のカラーコードデータを生成
してセレクタ６０に供給する。

セレクタ６０はＬＵＴ４８．４９ａ、４９ｂのうち内部
レジスタ４０からの指示により選択されたテーブルを用
いて上記カラーコードデータを赤。

緑、前夫々４ビットで計１２ビットの原色カラーデータ
に変換し、Ｄ／Ａ変換回路６１に供給する。

Ｄ／Ａ変換回路６１は端子６２より供給されるアナログ
用電源を基準として上記原色カラーデータをアナログの
原色信号Ｒ，Ｇ、ＢにＤ／Ａ変換し、端子６３よりＣＲ
Ｔ５に供給し、ＣＲＴ５で両会の表示が行なわれる。上
記のＬＵＴ４８〜４９ｂ。

バッファ５９．演算及び制御回路３６．セレクタ６０、
Ｄ／Ａ変換回路６１で変換手段４が構成されている。

ここで、メモリ１はパターンデータ記憶領域。

カラーデータ記憶領域、アトリビュート記憶領域大々が
別々に設定されている。パターンデータ記憶領域におい
ては、パターンデータは表示画面の各ラスタの左端から
右端方向へ、かつ上端のラスタから下端のラスタ方向の
順に連続したアドレスで記憶されている。カラーデータ
記憶領域、アトリビュート記憶領域大々についても同様
である。

メモリアクセスタイミングコントローラ５０はクロック
発生回路３０より第３図（Ａ）に示すドツトクロック信
号ＣＫ３及び第３図（Ｂ）に示す反転ドツトクロック信
号ＣＫ４を供給されており、水平走査期間に上記ドツト
クロック信号ＣＫ３より第３図（Ｃ）、（Ｄ）、（Ｅ）
、（Ｆ）夫々に示すタイミング信号ＨＴＯＯ，ＨＴＯ１
，ＨＴｌｏ、ＨＴＩ　１を生成する。タイミング信号Ｈ
ＴＯＯＬｔＲＡＭよりのパターンデータのリードタイミ
ングを示し、タイミング信号ＨＴＯ１はスムージング用
のパターンデータのリードタイミングを示し、タイミン
グ信号ＨＴＩＯ，ＨＴ１１夫々はカラーデータ、アトリ
ビュートデータ夫々のリードタイミングを示している。

上記タイミング信号ＨＴＯＯ〜ｌ−ｌＴ１１よりＲＡＭ
を表示のためにアクセスする期間で第３図（Ｇ）に示す
タイミング信号Ｓ　Ｐ　Ｈが生成され、また、タイミン
グ信号ＨＴＯＯ，ＨＴＯＩよりパターンデータ及びスム
ージング用のパターンデータのリード期間で第３図（Ｈ
）に示すタイミング信号ＰＡＴＴが生成される。

また、メモリアクセスタイミングコントローラ５０は、
スムージングを行なう奇数フィールドの走査時にタイミ
ング信号ＨＴＯＯをドツトクロック信号ＣＫ３の半周期
だけ遅延して第３図（１）に示すホールト信号ＨＬＴを
生成し、かつ、ホールト信号ＨＬＴを反転した第３図Ｌ
Ｊ）に示すインクリメント信号ＩＮＯを生成し、更にイ
ンクリメント信号ＩＮＣをドツトクロック信号ＣＫ３の
半周期だけ遅延した信号とタイミング信号Ｓ　Ｐ　Ｈと
の演算により第３図（Ｋ）に示すロードイネーブル信号
ＬＤＥを生成する。また、パターンデータ及びスムージ
ング用のパターンデータのタイミング信号）−ＩＴＯＯ
，）−ＩＴＯ１夫々に同期した第３図（Ｌ）、（Ｍ）に
示すロードパターン信号ＬＤＰ、セーブパターン信号Ｓ
ＶＰが生成される。

上記の信号ＨＬＴ、ＩＮＣ，ＬＤＥはアドレスカウンタ
及びリミッタ５２に供給され、信ｊ３１　Ｄｐ、ｓｖｐ
は内部レジスタ４６に供給される。なお、上記の信号Ｈ
ＬＴ、ＩＮＣ，ＬＤＥ、ＬＤＰ。

ＳＶＰ夫々はパターンデータ、スムージング用のパター
ンデータをアクセスするために必要な信号であり、カラ
ーデータ、アトリビュートデータをアクセスするために
、上記と同様の信号が生成されている。

第４図は内部レジスタ４６内のパターンアドレスレジス
タ部７１及びアドレスカウンタ及びリミッタ５２内のア
ドレスカウンタ７２を示す。

パターンアドレスレジスタ部７１はパターンスタートア
ドレスレジスタ７３．ラスタスタートアドレスレジスタ
７４．キャラクタスタートアドレスレジスタ７５より構
成されている。

パターンスタートアドレスレジスタ７３にはＲＡＭのパ
ターンデータを記憶する領域のスタートアドレスが格納
されている。このアドレスは、下位の複数ビットでカラ
ムアドレスを表わし、上位の複数ビットでラスタアドレ
スを表わす。ここで、カラムアドレスは表示画像の各ラ
インにおける表示ブロックの位置を表わしており、ラス
タアドレスは表示画像の各フィールドにおけろラスタ即
ちラインの位置を表わしている。

メモリアクセスタイミングコント０−５５０が生成した
フィールドクリア信号ＦＬＣＬＲ７ＦｒＥ子７３ａより
供給されると、レジスタ７３は格納しているアドレスを
出力し、このアドレスがラスタスタートアドレスレジス
タ７４にロードされる。

ラスタスタートアドレスレジスタ７４は水平走査開始時
にメモリアクセスタイミングコントローラ５０が生成し
たラスタクリア信号ＲＡＣＬＲを端子７４ａより供給さ
れるとレジスタ７４は格納しているアドレスを出力して
キャラクタスタートアドレスレジスタ７５にロードする
。また、水平走査終了時にメモリアクセスタイミングコ
ントローラ５０が生成したラストセーブパターン信号Ｌ
ＳＶＰを端子７４ｂより供給されるとレジスタ７４はア
ドレスカウンタ７２の出力するアドレスのうちラスタア
ドレスだけをセーブする。

キャラクタスタートアドレスレジスタ７５は端子７５ａ
に供給される第３図（Ｌ）のロードパターン信号ＬＤＰ
のＨレベル時に格納しているアドレスをアドレスカウン
タ７２にロードし、端子７５ｂに供給される第３図（Ｍ
）のセーブパターン信号ＳＶＰのＨレベル時にアドレス
カウンタ７２の出力するアドレスのうちキャラクタアド
レスだけをセーブする。

アドレスカウンタ７２は上記パターンアドレスレジスタ
部７１よりのアドレスの他に、端子７７を介して内部レ
ジスタ４６のカラーアドレスレジスタ部、アトリビュー
トアドレスレジスタ部（図示せず）夫々よりアドレスを
ロードされ、アドレスカウンタ７２の出力するアドレス
は端子７８からアドレスコントローラ５５に供給され、
ここでメモリ１をアクセスする形態とされてメモリ１に
供給される。

第５図はアドレスカウンタ７２の１段（１ピツト）分の
回路図を示す。同図中、端子８０ａにはインクリメント
信号ＩＮＧが入来し、端子８０ｂにはアドレスカウンタ
７２の前段の出力するキトリーＣＩが入来する。また、
端子８０ｃ、８０ｄ夫々にはドツトクロック信号ＣＫ４
、ＣＫ３夫々が入来し、端子８０ｅにはロードイネーブ
ル信号しＤＥが入来し、端子８０ｆＩＣはキャラクタス
タートアドレスレジスタ７５の出力するアドレスＭＬＤ
のうちの１ピツトが入来する。

この回路において、イクスクルーシブノア回路８１、ト
ランスミッションゲート８２．８３、アンド回路８４、
ノア回路８５夫々がラッチループを構成している。

また、端子８６ａは次段へのキャリーＣＯを出力し、端
子８６ｂはアドレスコントローラ５５に供給するアドレ
スＭＡの１ビツトを出力し、端子８６Ｇはパターンアド
レスレジスタ部７１に供給するアドレスＭＳＡの１ビツ
トを出力する。

次にスムージング動作時のパターンデータ読み出しのた
めのアドレスカウンタ７２の動作について第６図の動作
シーケンスと共に説明する。

第３図の時間ｔ＋　、ｌｌｚに対応するステップ１００
においては、ロードイネーブル信号Ｌ　Ｄ　ＥがＨレベ
ルの時インバータ８７ａの出力信号でアンド回路８４は
トランスミッションゲート８２よりの信号を遮所し、端
子８０ｆに入来するアドレスＭＬＤｔｆｉ導通状態とさ
れたアンド回路８８を通してノア回路８５に供給される
。つまり、キャラクタアドレスレジスタ７５よりのアド
レスがアドレスカウンタ７２にロードされる。

時間ｔ２に対応するステップ１０１では、ドツトクロッ
ク信号ＣＫ３がＨレベルのため、このドツトクロック信
号ＣＫ３及びインバータ８９よりの反転ドツトクロック
信号を供給されるトランスミッションゲート８３が導通
し、ノア回路８５が反転して出力するアドレスＭＡはイ
ンバータ９０で更に反転されて端子８６ｂよりアドレス
コントローラ５５に供給される。このアドレスＭＡは現
在表示しているラインのパターンデータを読み出寸ため
のアドレスである。

時間ｔ２．ｔ３に対応するステップ１０２では、アドレ
スカウンタ７２の最下位段つまりキャラクタアドレスの
最下位ビットの段の端子８０ｂにのみ供給されるホール
ト信号ＨＬＴがＨレベルで、アドレスカウンタ７２のラ
スタアドレスの最下位ビットの段の端子８０ａにのみ供
給されるインクリメント信号ＩＮＣがＬレベルとなる。

このため、キャラクタアドレスの最下位ビットの段のナ
ンド回路９１の出力レベルはＬレベレとなって、キャラ
クタアドレスの各ビットの値は保持される。これと共に
ラスタアドレスの最下位ビットの段のナンド回路９１の
出力レベルは強ａＩＩＪ的にＨレベルとなり、イクスク
ルーシブノア回路８１の出力レベルは反転する。つまり
、ラスタアドレスの最下位ビットの段の値はインクリメ
ントされる。また、この時点で１−ランスミッションゲ
ート８３の出力信号がＬレベルであれば、ナンド回路９
１、インバータ９２夫々の出力信号がＨレベルとなって
ナンド回路９３はＬレベルのキャリーＣＯを端子８６ａ
より出力する。

時間ｔ３に対応するステップ１０３ではセーブパターン
信号ＳＶＰがＨレベルとなり、アドレスカウンタ７２の
キャラクタアドレスの各ビットの段の端子８６ｃより出
力されるアドレスＭＳＡがキャラクタスタートアドレス
レジスタ７−５にセーブされる。これと共にＨレベルの
ドツトクロック信号ＣＫ４及びインバータ９４よりの反
転ドツトクロック信号を供給されるトランスミッション
ゲート８２が導通し、イクスクルーシブノア回路８．１
の出力信号がアンド回路８４に供給される。

時間で４に対応するステップ１０４ではロードイネーブ
ル信号ＬＤＥがＬレベルであるので端子８０ｆに入来す
るアドレスの１ビットＭＬＤはアンド回路８８で遮断さ
れ、アドレスのロードは行なわれない。

時間ｔ４に対応するステップ１０５では、ステップ１０
１と同様にしてアドレスＭＡ／ｆｉ端子８６ｂからアド
レスコントローラ５５に供給される。このアドレスＭＡ
はスムージングのために１ライン先のパターンデータを
読み出すためのアドレスである。

時間ｔ４に対応するステップ１０６では、キャラクタア
ドレスの最下位ビットの段の端子８０ｂにのみ供給され
るホールト信号）−ＩＬＴがＬレベルであるため、キャ
ラクタアドレスの最下位ビットの段は強＆ｌＪインクリ
メントされ、イクスクルーシブノア回路８１の出力レベ
ルは反転する。

時間ｔ５に対応するステップ１０７ではセーブパターン
信号ＳＶＰがＨレベルとなり、アドレスカウンタ７２の
キャラクタアドレスの各ビットの段のアドレスＭＳＡが
キャラクタスタートアドレスカウンタ７５にセーブされ
る。つまりこの時点で始めてキャラクタスタートアドレ
スレジスタ７５のキャラクタアドレスがインクリメント
されたことになる。

上記ステップ１０７に続いてステップ１００゜１０１．
１０３と同様にしてカラーデータのアドレスが生成され
、更にアトリビュートデータのアドレスが生成される。

上記ステップ１００〜１０７及びカラーデータ、アトリ
ビュートデータ夫々のアドレス生成動作は水平走査期間
で繰り返し行なわれる。また、水平走査期間の最後に行
イ；われる第６図の動作シーケンスのステップ１０３で
はＨレベルのラストセーブパターン信号が第４図示の端
子７４ｂに供給され、アドレスカウンタ７２のラスタア
ドレスのみがラスタスタートアドレスレジスタ７４にセ
ーブされ、ラスタスタートアドレスレジスタ７４のラス
タスタートアドレスがインクリメントされる。

このにょうにしてスムージングを行なう奇数フィールド
の走査時には現在のラインのパターンデータと次のライ
ンのパターンデータとが順次交互にメモリ１から読み出
される。

この際に上記第４図、第５図に示す構成とすることによ
って、甲−のアドレスカウンタ７２でパターンデータ、
スムージング用のパターンデータ。

カラーデータ、アトリビュートデータ夫々を順次アクセ
スするアドレスを生成することができる。

ドツトクロック信号ＣＫ３の２周期内でパターンデータ
及びスムージング用の先行するラインのパターンデータ
を読み出すことができる。なお、時間ｔ５のステップ１
０７はカラーデータのアドレス生成におけるステップ１
００と同時に行なわれている。また、アドレスカウンタ
７２はキャラクタアドレス又はラスクアドレス夫々をイ
ンクリメントするだけであり、スムージング時において
もデクリメントを行なう必要がないため構成が簡単であ
る。

第６図示の動作によってメモリ１から読み出されたパタ
ーンデータ、スムージング用の次のラインのパターンデ
ータ夫々はバッファ５９内のパターンバッファ５９ａに
格納され、このパターンバッファ５９ａから１ビツトが
１ドツトクロック周期で、つまり８ビツトのパターンデ
ータが８ドツトクロック周期の割合でシリアルに、かつ
パターンデータとスムージング用のパターンデータとが
同時に読み出されて演鈴及び制御回路３６に供給される
。

また、メモリ１から読み出されてバック７５９内のカラ
ーバッファ５９ｂ、アトリビュートバッファ５９ｃに格
納されているカラーデータ、アトリビュートデータ夫々
は８ドツトクロック周期パラレルに演算及び制御回路３
６に供給される。

演算及びａ、１１１１１回路３６は第７図に示す如くス
ムージング回路１１０及び演算切換回路１１１より構成
されている。

スムージング回路１１０は端子１１２．１１３より入来
するパターンデータ、次のラインのパターンデータより
補間用のパターンデータを生成し演算切換回路１１１に
供給する。

演算切換回路１１１は端子１１４より入来するアトリビ
ュートデータに応じた演Ｑを行ない、その演算結果に従
ってスムージングのなされたパターンデータがＨレベル
かＬレベルかに応じフォアグランドカラー又はバックグ
ランドカラーのカラーコードデータを切換選択する。上
記フォアグランドカラー及びバックグランドカラーのカ
ラーコードデータは端子１１５に入来するカラーデータ
として供給されている。演算切換回路１１１は選択した
カラーコードデータを端子１１６から第２図示のセレク
タ６０に供給する。

第８図は上記のスムージング回路の一実施例の回路図を
示す。同図中、端子１２０にはパターンデータ（以下、
次のラインとの対比のため［現在のラインのパターンデ
ータ」という）が供給され、端子１２１にはスムージン
グ用の次のラインのパターンデータが供給される。

現在のラインのパターンデータは遅延回路１２１で１ド
ツトクロック周期だけ遅延された後、インバータ１２２
，１２３を介してスイッチ１２４の端子すに供給されて
いる。スイッチ１２４は端子１２５より供給される制御
信号によってｆ、数フイールド走査時に端子すに入来す
る現在のラインのパターンデータを取り出し、また奇数
フィールド走査時に端子ａに入来するスムージングされ
たパターンデータを取り出して端子１２６より出力づ゛
る。

ナンド回路１３０はインバータ１３１よりの現在のライ
ンの反転パターンデータ、遅延回路１２１よりの１ドツ
トクロック周期遅延された現在のラインのパターンデー
タ、次のラインのパターンデータ、遅延回路１３２．イ
ンバータ１３３を介した１ドツトクロック周期近延され
た次のラインの反転パターンデータ夫々より、現在のラ
イン及び次のライン夫々のパターンデータが第９図（Ａ
）に示す第１の状態のときＬレベルの信号を出力する。

第９図においては、各ラインの斜線部がパターンデータ
のＨレベルであることを表わし、斜線のない部分がパタ
ーンデータのしレベルであることを表わす。

ナンド回路１３４は現在のラインのパターンデータ、１
ドツトクロック周期遅延さ礼た現在のラインの反転パタ
ーンデータ、インバータ１３５よりの次のラインの反転
パターンデータ、１ドツトクロック周期遅延さ机た次の
ラインのパターンデ−タ夫々より第９図（Ａ）の第２の
状態のとぎＬレベルの信号を出力する。

上記ナンド回路１３０．１３４夫々のＬレベル出力はナ
ンド回路１３６を通り、ナンド回路１３７に供給され、
かつ遅延回路１３８で１ドツトクロック周期遅延されて
ナンド回路１３９に供給される。　　　　゛ また、端子１４０にはドツトクロック信号ＣＫ３が入来
する。なお、このドツトクロック信号ＣＫ３の立上がり
時点で端子１２０．１２１夫々に入来するパターンデー
タのレベルが切換ねる。

ドツトクロック信号ＣＫ３はナンド回路１３９に供給さ
れ、かつインバータ１４１で反転されてナンド回路１３
７に供給され、ナンド回路１３７゜１３９のゲーティン
グを行なう。これによってナンド回路１３６の出力信号
はドツトクロック信号ＣＫ３の１／２周期遅延されてナ
ンド回路１４２より出力される。

つまり第１の状態では第９図（Ｂ）のスムージングライ
ンの斜線部Ｓ１でＨレベルの補間用のパターンデータが
スイッチ１２４の端子ａに供給され、第２の状態では斜
線部Ｓ２でＨレベルの補間用のパターンデータが９＝子
ａに供給される。

アンド回路１５０は現在のラインの反転パターンデータ
、遅延回路１５１及びインバータ１５２を通ったナンド
回路１３４出力の１ドツトクロック周３１１遅延された
反転信号夫々より第９図（Ａ＞の第４の状態のときＨレ
ベルの信号を出力する。

アンド回路１５３は、遅延回路１５４より２トツドクロ
ツク遅延された現在のラインの反転パターンデータ、イ
ンバータ１５５よりナンド回路１３０出）ｊの反転信号
夫々より第９図（Ａ）の第３の状態のときＨレベルの信
号を出力する。

上記アンド回路１５０．１５３夫々の出ツノ信号はノア
回路１５６で反転された後、ナンド回路１５７で１ドツ
トクロック周期遅延された現在のパターンデータとナン
ド製筒されてナンド回路１４２に供給される。

これによって、第１の状態、第２の状態夫々ではしレベ
ルとされた第９図（Ｂ）のスムージングラインのなし地
部Ｓ＋ａ、Ｓｚａ夫々がＨレベルとされる。従って第３
の状態、第４の状態夫々ではスムージングラインの斜線
部８３　、Ｓａ夫々でＨレベルの補間用のパターンデー
タがスイッチ１２４の端子ａに供給される。

奇数フィールド走査時にはスイッチ１２４は端子ａに入
来するパターンデータ即らスムージングラインの補間用
のパターンデータを取り出し、端子１２６より後続の演
算切換回路１１１に供給する。

これによってＣＲＴに表示される画像は奇数フィールド
の各ラインが補間され第９図（Ｂ）の斜線部が例えばフ
ォアグランドカラー、その他の部分がバックグランドカ
ラーとして表示され、ライン間の段差が少ないスムージ
ングされた画像が表示される。

このように現在のラインの画像データと次のラインの画
像データとが順次交Ｈにメモリ１より読み出されるため
、１ライン分の画像データを蓄積して１水平走査期間遅
延するラインバッファを設ける必要がない。

〔発明の効果〕

上述の如く、本発明になる画像表示装置は、ラインバッ
ファを設ける必要がなく、構成が簡易となる。

【図面の簡単な説明】

第１図は本発明装置の原理ブロック図、第２図は本発明
装置のＣＲＴコント０−ラの一実施例のブロック系統図
、 第３図は第２図示のメモリアクセスタイミングコントロ
ーラの生成する信号のタイムチャート、第４図は第２図
示の内部レジスタ、アドレスカウンタ及びリミッタの一
部のブロック系統図、第５図は第４図示のアドレスカウ
ンタの１段分の回路図、 第６図は第４図示のアドレスカウンタの一実施例の動作
シーケンスを示す図、 第７図は第２図示の演算及びｔ、１Ｊｔｌ１１回路の一
実施例のブロック系統図、 第８図は第７図示のスムージング回路の一実施例の回路
図、 第９図はスムージング動作を説明づ−るための図である
。 図中において、 １はメモリ、 ２は読み出し手段、 ３はスムージング手段、 ４は変換手段、 ５はＣＲＴ。 ３６は演算及びｆ１１制御回路、 ４６は内部レジスタ、 ５２はアドレスカウンタ及びリミッタ、５９はバッファ
、 ６１はＤ／Ａ変換回路、 ７１はパターンアドレスレジスタ、 ７２はアドレスカウンタ、 １００〜１０７はステップ、 １１０はスムージング回路である。 第１図 第３図 第４図

Claims (1)

1. 【特許請求の範囲】 少なくとも１画面分の画像データが記憶されたメモリ（
   １）を表示画面の偶数フィールド及び奇数フィールド夫
   々の表示時に順次アクセスし、該メモリ（１）から読み
   出された表示用の画像データを映像信号に変換し、ＣＲ
   Ｔ（５）に供給して画像を表示する画像表示装置におい
   て、 奇数フィールドの各水平走査期間に表示すべき現在のラ
   インの画像データと次のラインの画像データとを該メモ
   リ（１）から順次交互に読み出す読み出し手段（２）と
   、 該読み出し手段（２）が該メモリ（１）より読み出した
   画像データを供給されており、偶数フィールドの表示時
   に該現在のラインの画像データのみを取り出し、奇数フ
   ィールドの表示時に該現在のラインの画像データと該次
   のラインの画像データとから補間用の画像データを生成
   して取り出すスムージング手段（３）とを有し、 該スムージング手段（３）より供給される画像データを
   映像信号に変換することを特徴とする画像表示装置。