JPH067306B2 - 表示制御回路 - Google Patents

Description

【発明の詳細な説明】 〔概要〕 表示データ用ビットマップ・メモリとカーソル用ビット
マップ・メモリとを備え，カーソル用ビットマップ・メ
モリから読み出されたカーソルを表示データ用ビットマ
ップ・メモリから読み出された表示データの指定位置に
オーバレイ表示するインタレース方式に係るディスプレ
イ表示装置の表示制御回路において，オーバレイされる
カーソル・パターンの第１行目が表示画面の奇数フレー
ムに一致するときと，表示画面の偶数フレームと一致す
るときとでフレームの入れ換えを行って動作するフレー
ム判別制御回路を設け，該フレーム判別制御回路の制御
によりインタレース方式に対応したカーソル用ビットマ
ップ・メモリのアドレスを発生させ，カーソル用ビット
マップ・メモリのアドレス発生の際必要とされる加算器
等を省略し，ノンインタレース方式と同等のアドレス発
生回路を実現しようとしたものである。

〔産業上の利用分野〕

本発明は，表示制御回路，特にインタレース方式に係る
ディスプレイ表示装置の表示制御回路において，表示デ
ータとカーソルとを同一画面上にオーバレイ表示する
際，カーソル用ビットマップ・メモリをアクセスするア
ドレスを表示データの飛び越し走査に対応して発生させ
るように表示制御回路に関するものである。

〔従来の技術〕

従来，カーソル横幅を任意に指定できる構造を有する表
示制御回路では，次走査におけるカーソル・アドレスの
生成に，カーソル・パターンの縦方向のアドレスの変化
分と現走査のカーソル・パターンの先頭アドレスを加算
することで実現していた。

第５図は従来の表示制御回路構成を示している。同図に
おいて，カーソル用ビットマップ・メモリ６には，１つ
のカーソル・パターンが連続したアドレス上に記憶され
ているため，第６図に示された様に或るカーソル・パタ
ーン９をインタレース方式で表示される表示画面１０上
にオーバレイ表示する場合，該カーソル・パターン９の
カーソル用ビットマップ・メモリ６における先頭アドレ
スＮが，カーソル・パターン先頭ポインタ・レジスタ１
にセットされる。そして奇数，偶数の各１フレーム毎に
カーソル・パターン９の先頭アドレスＮが，水平位置ポ
インタ・レジスタ２にロードされるようになっている。
水平位置ポインタ・レジスタ２にロードされたカーソル
・パターン９の先頭アドレスＮは，カーソル用アドレス
・カウンタ５にセットされ，該カーソル・パターン９が
オーバレイされるべき位置に表示画面１０の走査が来る
と，カーソル用アドレス・カウンタ５はカーソル表示期
間（ＣＤ）中カウント・アップされる。従ってカーソル
用ビットマップ・メモリ６からカーソル・パターン９の
横幅１行分のカーソル・データが読み出され，表示テー
ダ用ビットマップ・メモリ７から同時に読み出された表
示データと合成器８で合成されて，ＣＲＴへ出力され
る。

一方，カーソル・パターン９を指定したとき，レジスタ
３には該カーソル・パターン９の横幅分のドット数，す
なわち１行分ｌの２倍の数２ｌ＋１がレジスタ３にセッ
トされるようになっており，レジスタ３にセットされた
２ｌ＋１と，水平位置ポインタ・レジスタ２にロードさ
れている上記カーソル・パターン９の先頭アドレスＮと
が加算され，次の走査におけるカーソル用ビットマップ
・メモリ６をアクセスする先頭アドレスとして，この加
算された数Ｎ＋２ｌ＋１が水平位置ポインタ・レジスタ
２にロードされる。従って次の走査のとき，カーソル用
アドレス・カウンタ５には上記水平位置ポインタ・レジ
スタ２にロードされた数Ｎ＋２ｌ＋１がセットされるの
で，該数Ｎ＋２ｌ＋１がカーソル用ビットマップ・メモ
リ６をアクセスする先頭アドレスとなり，カーソル用ビ
ットマップ・メモリ６からカーソル・パターン９の横幅
１行分ｌを飛び越した次の１行分ｌのカーソル・データ
が読み出される。すなわち第６図図示の如く，表示デー
タの飛び越し走査に対応してカーソル・パターン９のカ
ーソル・データがその１行分ごとに飛び越されてカーソ
ル用ビットマップ・メモリ６から読み出され，指定され
た位置にそのカーソル・パターン９が表示される。

〔発明が解決しようとする問題点〕

第５図に示された従来の表示制御回路では，加算器４を
使用しなければならないため，ハードウェア構成が複雑
となる欠点があった。

そのため、カーソル・パターンを任意の位置に表示する
に当って，ハードウェア構成の複雑となる加算器を使用
しない簡単な回路構成で，１つのカーソル・パターンが
連続したアドレス上に記憶されているカーソル用ビット
マップ・メモリからカーソル・データを読み出し，表示
画面の任意の指定位置にオーバレイ表示することのでき
るインタレース方式に係るディスプレイ表示装置の表示
制御回路を実現することが望まれている。

〔問題点を解決するための手段〕

第１図は本発明に係る表示制御回路の原理構成図を示し
ている。図中，符号１，５ないし８は第５図のものに対
応し，１１はフレーム判別制御回路を表わしている。

フレーム判別制御回路１１は，オーバレイされるカーソ
ル・パターン９の第１行目が表示画面１０の奇数フレー
ムに一致するときには，該奇数フレームにおいて，該カ
ーソル・パターン９の横幅１行分を図示されていない同
期パルスに同期して，カーソル表示期間中カーソル用ア
ドレス・カウンタ５にカウントさせ，カーソル用ビット
マップ・メモリ６をアクセスするアドレスを発生させ
る。続いてカーソル・パターン９の次の１行分をカーソ
ル非表示期間中に，上記同期パルスに同期してカーソル
用アドレス・カウンタ５を空ら歩進させ，表示画面１０
の飛び越し走査に対応させるべく，次に読み出されるべ
きカーソル・パターン９の先頭アドレスを上記非表示期
間中に用意させる。以下カーソル表示期間に用意された
上記先頭アドレスを基にカーソル・パターン９の１行分
のカーソル・データをカーソル用ビットマップ・メモリ
６から読み出され，カーソル非表示期間中に読み出され
るべきカーソル・パターン９の先頭アドレスをカーソル
用アドレス・カウンタ５に用意させる。この繰返しを行
わせる。そして偶数フレームにおいて，カーソル用アド
レス・カウンタ５をカーソル・パターン９の第１行目の
１行分カーソル非表示期間中に空ら歩進させ，第２行目
のカーソル・パターン９の先頭アドレスをカーソル用ア
ドレス・カウンタ５に生成させた上で待機させておき，
カーソル表示期間になったときカーソル・パターン９の
次の１行分を上記同期パルスに同期してカウントさせ，
カーソル用ビットマップ・メモリ６をアクセスするアド
レスを発生させる。そして，上記説明と同様に続いてカ
ーソル・パターン９の次の１行分をカーソル非表示期間
中に，同期パルスに同期してカーソル用アドレス・カウ
ンタ５を空ら歩進させ，表示画面１０の飛び越し走査に
対応させるべく，次に読み出されるべきカーソル・パタ
ーン９の先頭アドレスをカーソル非表示期間中に用意さ
せておく。以下上記奇数フレームの場合と同様の動作を
繰り返させる。

また，オーバレイされるカーソル・パターン９の第１行
目が表示画面１０の偶数フレームに一致するときには，
奇数フレーム及び偶数フレームにおいて，上記説明のオ
ーバレイされるカーソル・パターン９の第１行目が表示
画面１０の奇数フレームに一致する場合の奇数フレーム
及び偶数フレームをそっくり入れ換えた動作を，フレー
ム判別制御回路１１はカーソル用アドレス・カウンタ５
に行わせる。

〔作用〕

表示画面１０上にオーバレイされるカーソル・パターン
９が指定されると，カーソル用ビットマップ・メモリ６
に記憶されている該カーソル・パターン９の先頭アドレ
スＮが，カーソル・パターン先頭ポインタ・レジスタ１
にロードされる。このカーソル・パターン９の先頭アド
レスＮは，１フレーム毎にカーソル用アドレス・カウン
タ５にセットされる。該カーソル・パターン９がオーバ
レイされるべき位置に表示画面１０の走査が来ると、フ
レーム判別制御回路１１からの制御信号によりカーソル
用アドレス・カウンタ５は次の様に動作する。すなわち
オーバレイされるカーソル・パターン９の第１行目が表
示画面１０の奇数フレームに一致しているとき，該奇数
フレームでは，該カーソル用アドレス・カウンタ５は図
示されていない同期のパルスに同期してカーソル表示期
間の間，すなわちカーソル・パターン９の横幅１行分ｌ
の間，カウント・アップしてカーソル用ビットマップ・
メモリ６から該カーソル・パターン９の横幅１行分のカ
ーソル・データを読み出すＮからＮ＋ｌのアドレスを生
成する。そして次のカーソル表示期間までのカーソル非
表示期間中，例えばカーソル表示期間の直後に次のカー
ソル・パターン９の横幅１行分ｌのカウント・アップを
上記カーソル非表示期間中の同期パルスに同期して空ら
歩進し，カーソル用アドレス・カウンタ５は次の先頭ア
ドレスＮ＋２ｌ＋１を作成して待機する。以下同様の動
作が繰返される。また偶数フレームでは次に説明するオ
ーバレイされるカーソル・パターン９の第１行目が表示
画面１０の偶数フレームに一致しているときの奇数フレ
ームと同様の動作を行う。すなわちオーバレイされるカ
ーソル・パターン９の第１行目が表示画面１０の偶数フ
レームに一致しているとき，該偶数フレームにおいて，
該カーソル用アドレス・カウンタ５は最初のカーソル表
示期間以前のカーソル非表示期間，例えば奇数フレーム
の走査開始直後等に，カーソル・パターン９の横幅１行
分ｌを同期パルスに同期して空ら歩進させられ，先頭ア
ドレスＮ＋ｌ＋１を作成して待機している。カーソル表
示期間になったとき，カーソル用アドレス・カウンタ５
は同期パルスに同期してカウント・アップを行い，カー
ソル用ビットマップ・メモリ６から該カーソル・パター
ンの横幅１行分のカーソル・データを読み出すＮ＋ｌ＋
１からＮ＋２ｌのアドレスを発生する。そして次のカー
ソル表示期間までに次のカーソル・パターン９の横幅１
行分ｌのカウント・アップを同期パルスに同期して空ら
歩進し，カーソル用アドレス・カウンタ５は次の先頭ア
ドレスＮ＋３ｌ＋１を作成して待機する。以下同様の動
作が繰り返される。また偶数フレームでは上記説明のオ
ーバレイされるカーソル・パターン９の第１行目が表示
画面１０の奇数フレームに一致しているときの奇数フレ
ームと同様の動作を行うのでその説明は省略する。

このようにしてカーソル表示期間中にカーソル用ビット
マップ・メモリ６から読み出されたカーソル・データ
は，同時に表示データ用ビットマップ・メモリ７から読
み出されている表示データと合成器８で合成され，ＣＲ
Ｔへ送られる。従って表示画面１０上には任意に選択さ
れたカーソル・パターン９がその指定位置にオーバレイ
された形態で表示される。

なお，オーバレイされるカーソル・パターン９は，一般
に表示画面全体に比べ十分に小さいことから，カーソル
・パターン９の横軸１行分ｌをカーソル非表示期間中に
同期パルスに同期してカウント・アップさせ，カーソル
用アドレス・カウンタ５に先頭アドレスを作成して待機
させておくことは一般的に可能である。

〔実施例〕

以下図面を参照しながら本発明の一実施例を説明する。

第２図は本発明に係る表示制御回路の一実施例構成，第
３図（Ａ），（Ｂ）はカーソル表示の仕方を説明してい
る表示説明図，第４図はカーソル表示に必要な信号のタ
イミング説明図を示している。

第２図において，符号１，５，６は第５図及び第１図の
ものに対応し，１２，１３は制御回路，１４はオア回
路，１５はアンド回路を表わしている。

制御回路１２は第１フレームか第２フレームかの判別信
号（ＦＲＡＭＥ）で，カーソル・パターン９の第１行目
がないフレームの最初の非表示期間にカーソル・パター
ン９の横幅１行分ｌをカーソル用アドレス・カウンタ５
に空ら歩進させる信号を生成する回路である。

制御回路１３はカーソル・パターン９の表示期間を示す
水平表示期間信号（ＨＣＳ）と垂直表示期間信号（ＶＣ
Ｓ）とから，水平方向に該水平表示期間の２倍の間カー
ソル用アドレス・カウンタ５をカウント・アップさせる
制御信号（ＨＲ）を生成する回路である。

そしてアンド回路１５は水平表示期間信号ＨＣＳと垂直
表示期間信号ＶＣＳとからカーソル用ビットマップ・メ
モリ６のリード信号を生成する。

垂直同期信号（ＶＳ）がカーソル用アドレス・カウンタ
５に入力すると，カーソル・パターン先頭ポインタ・レ
ジスタ１にロードされているオーバレイされるべきカー
ソル・パターン９の先頭アドレスＮが，該カーソル用ア
ドレス・カウンタ５にセットされる。オーバレイされる
カーソル・パターン９が，第３図（Ｂ）図示の如く７本
の横方向のパターンで構成され，該カーソル・パターン
９の第１行目が奇数フレームに一致する，すなわち奇数
フレームに存在し奇数フレームにオーバレイされるもの
とする。第３図（Ａ）において，奇数フレームの走査が
オーバレイされるべきカーソル・パターン９の先頭位置
に来たとき，第４図図示の如くカーソル・パターン９の
表示期間を示す水平表示期間信号ＨＣＳが出力され（こ
のとき垂直表示期間信号ＶＣＳは出力信号を出してい
る），制御回路１３からカーソル用アドレス・カウンタ
５をカウント・アップさせる制御信号ＨＲを出力する。
またこのとき，カーソル用ビットマップ・メモリ６を読
み出すリード信号がアンド回路１５から上記水平表示期
間信号ＨＣＳが出力している間出力される。カーソル用
アドレス・カウンタ５は同期パルスに同期してカーソル
・パターン９の横幅１行分ｌの２倍２ｌまでカウント・
アップされ，アドレスＮからＮ＋２ｌまでを作成する。
このうちＮからＮ＋ｌまでの各アドレスでカーソル用ビ
ットマップ・メモリ６がアクセスされ，第３図（Ａ）に
示されたカーソル・パターン９の第１行目のカーソル・
データがそれぞれ読み出されると共に，表示画面１０上
にそれぞれオーバレイされる。しかしながら，アドレス
Ｎ＋ｌ＋１からＮ＋２ｌまでの間ではアンド回路１５か
ら出力されていたリード信号が消滅しており，カーソル
用ビットマップ・メモリ６からはカーソル・パターン９
の第２行目に該当するカーソル・データは読み出され
ず，カーソル用アドレス・カウンタ５は空ら歩進してい
たことになる。この後同様の動作が行われ，奇数フレー
ムではカーソル・パターン９の第３，５，７行目の各カ
ーソル・データがインタレースの飛び越し走査に対応し
てそれぞれカーソル用ビットマップ・メモリ６から読み
出され，かつ表示画面１０上にそれぞれオーバレイされ
る。このようにして奇数フレームの走査が終了する。

次に偶数フレームに移るが，このとき垂直同期信号ＶＳ
が出力されるので，カーソル用アドレス・カウンタ５に
はカーソル・パターン先頭ポインタ・レジスタ１から上
記カーソル・パターン９の先頭アドレスＮがセットされ
る。また，制御回路１２からは非表示期間の最初の部
分，例えば第３図（Ａ）に示された斜線部Ｐ_２で，カー
ソル用アドレス・カウンタ５をカーソル・パターン９の
横幅１行分ｌだけ空ら歩進させる制御信号が出力され
る。これにより，カーソル用アドレス・カウンタ５はカ
ーソル・パターン９の第１行目のアドレス分１だけ空ら
歩進を行い，該カーソル用アドレス・カウンタ５はカー
ソル・パターン９の第２行目の先頭アドレスＮ＋ｌ＋１
を作成して待機する。偶数フレームの走査がオーバレイ
されるべきカーソル・パターン９の第２行目の先頭に来
たとき，制御回路１３からカーソル用アドレス・カウン
タ５をカウント・アップさせる制御信号ＨＲを出力する
ので，該カーソル用アドレス・カウンタ５は同期パルス
に同期してアドレスＮ＋ｌ＋１からＮ＋３ｌまでを作成
する。このうちＮ＋ｌ＋１からＮ＋２ｌまでの各アドレ
スに対しアンド回路１５からリード信号が出されてお
り，カーソル用ビットマップ・メモリ６から第３図
（Ａ）に示されたカーソル・パターン９の第２行目のカ
ーソル・データがそれぞれ読み出され，表示画面１０上
にそれぞえオーバレイされる。しかしながら，アドレス
Ｎ＋２ｌ＋１からＮ＋３ｌまでの間ではアンド回路１５
からのリード信号は消滅しており，カーソル用ビットマ
ップ・メモリ６からカーソル・パターン９の第３行目に
該当するカーソル・データは読み出されず，カーソル用
アドレス・カウンタ５は空ら歩進していたことになる。
この後同様の動作が行われ，偶数フレームではカーソル
・パターン９の第４，６行目の各カーソル・データがイ
ンタレースの飛び越し走査に対応してそれぞれカーソル
用ビットマップ・メモリ６から読み出され，かつ表示画
面１０上にそれぞれオーバレイされる。

上記の説明はオーバレイされるカーソル・パターン９の
第１行目が奇数フレームに一致する場合を説明したが，
上記カーソル・パターン９の第１行目が奇数フレームに
一致せず，偶数フレームに一致する場合，偶数フレーム
において制御回路１２から非表示期間の最初の部分，例
えば第３図（Ａ）に示された斜線部Ｐ_１で，カーソル用
アドレス・カウンタ５をカーソル・パターン９の横幅１
行分ｌだけ空ら歩進させる制御信号が出力される。そし
て偶数フレームで制御回路１２から制御信号が出力され
ないことは云うまでもない。

また制御回路１２から出力される制御信号は，第３図
（Ａ）に示されたＰ_１，Ｐ_２の位置に限定されるもので
はなく，各フレームにおいてカーソル・パターン９の第
２行目のカーソル・データが読み出される前の位置なら
ばいずれの位置に出力するようにしてもよい。

〔発明の効果〕

以上説明した如く，本発明によれば，回路構成が複雑と
なる加算器を使用しなくても任意に選択されたカーソル
・パターンを表示画面の指定位置にオーバレイすること
ができる。またインタレース方式においてカーソル・パ
ターンの第１行目がないフレームの最初等の非表示期間
中にカーソル・パターンの横幅１行分の空ら歩進させる
機能を除くと，ノンインタレース方式と全く同じ構成と
なり，その回路構成が単純になる。

【図面の簡単な説明】

第１図は本発明に係る表示制御回路の原理構成図，第２
図は本発明に係る表示制御回路の一実施例構成，第３図
（Ａ），（Ｂ）はカーソル表示の仕方を説明している表
示説明図，第４図はカーソル表示に必要な信号のタイミ
ング説明図，第５図は従来の表示制御回路構成，第６図
はカーソルのオーバレイ表示説明図を示している。 図中，１はカーソル・パターン先頭ポインタ・レジス
タ，２は水平位置ポインタ・レジスタ，３はレジスタ，
４は加算器，５はカーソル用アドレス・カウンタ，６は
カーソル用ビットマップ・メモリ，７は表示データ用ビ
ットマップ・メモリ，８は合成器，９はカーソル・パタ
ーン，１０は表示画面，１１はフレーム判別制御回路，
１２は制御回路，１３は制御回路，１４はオア回路，１
５はアンド回路を表わしている。

Claims (1)

【特許請求の範囲】
1. 【請求項１】表示データ用ビットマップ・メモリ（７）
   とカーソル用ビットマップ・メモリ（６）とを備え，カ
   ーソル用ビットマップ・メモリ（６）から読み出された
   カーソル・データを表示データ用ビットマップ・メモリ
   （７）から読み出された表示データの指定位置にオーバ
   レイ表示するインタレース方式に係るディスプレイ表示
   装置の表示制御回路において， カーソル用ビットマップ・メモリ（６）から任意に指定
   されたカーソルを読み出すため，その先頭アドレスが格
   納されるカーソル・パターン先頭ポインタ・レジスタ
   （１）と， カーソル用ビットマップ・メモリ（６）をアクセスする
   アドレスを発生させるカーソル用アドレス・カウンタ
   （５）と， オーバレイされるカーソル・パターンの第１行目が表示
   画面の奇数フレームに一致するときには，該奇数フレー
   ムにおいて，カーソル表示期間にカーソル・パターンの
   横幅１行分をカーソル用アドレス・カウンタ（５）にカ
   ウントさせると共に，カーソル非表示期間に次のカーソ
   ル・パターンの横幅１行分をカーソル用アドレス・カウ
   ンタ（５）に空ら歩進させ，偶数フレームにおいて，第
   １行目のカーソル・パターンの横幅１行分を前もってカ
   ーソル非表示期間に空ら歩進させた上で，カーソル表示
   期間に次のカーソル・パターンの横幅１行分をカーソル
   用アドレス・カウンタ（５）にカウントさせると共に，
   カーソル非表示期間に次のカーソル・パターンの横幅１
   行分をカーソル用アドレス・カウンタ（５）に空ら進歩
   させ，オーバレイされるカーソル・パターンの第１行目
   が表示画面の偶数フレームに一致するときには，上記奇
   数フレームと偶数フレームとを入れ換えたカウント動作
   を上記カーソル用アドレス・カウンタ（５）にさせるフ
   レーム判別制御回路（１１）とを備え，カーソル用ビッ
   トマップ・メモリ（６）をアクセスするアドレスをイン
   タレースの飛び越し走査に対応してカーソル用アドレス
   ・カウンタ（５）から発生するようにしたことを特徴と
   する表示制御回路。