JPH04186293A - 画像処理システム - Google Patents
画像処理システムInfo
- Publication number
- JPH04186293A JPH04186293A JP2316254A JP31625490A JPH04186293A JP H04186293 A JPH04186293 A JP H04186293A JP 2316254 A JP2316254 A JP 2316254A JP 31625490 A JP31625490 A JP 31625490A JP H04186293 A JPH04186293 A JP H04186293A
- Authority
- JP
- Japan
- Prior art keywords
- image
- displayed
- reduced
- display
- reduction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
- 235000021419 vinegar Nutrition 0.000 description 1
- 239000000052 vinegar Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、画像を縮小して表示可能な表示装置に関し、
特に、縮小表示された画像を時間的に変化させることが
可能な装置に関する。
特に、縮小表示された画像を時間的に変化させることが
可能な装置に関する。
従来、画像の画素を間引いて縮小表示する場合には第２
−Ｂ図のようなブロック単位で考えて、各ブロックでそ
の内の１画素を表示するという方法がある。例えば、第
２−Ａ図を縮小表示する場合第２−Ｂ図のような２×２
のブロックの中でＡの部分を表示すると第３図（Ａ）が
表示される。
−Ｂ図のようなブロック単位で考えて、各ブロックでそ
の内の１画素を表示するという方法がある。例えば、第
２−Ａ図を縮小表示する場合第２−Ｂ図のような２×２
のブロックの中でＡの部分を表示すると第３図（Ａ）が
表示される。
しかしながら前述したような従来例では次のような欠点
があった。
があった。
（１）間引くことにより、細部が表示できない。
（２）ブロック内の表示する部分によって表示する画像
が異なる。
が異なる。
以上により縮小表示された画像が見にくいものになって
しまう。
しまう。
〔課題を解決するための手段及び作用〕上記課題を解決
するために、本発明画像処理システムは、画像情報を記
憶する記憶手段と、該記憶手段に記憶された画像情報中
の一部の画素を選択して縮小画像を形成する縮小手段と
、該縮小手段により縮小された画像を表示する表示手段
と、前記縮小手段により選択される画素を順次変化させ
るように制御する制御手段とを具え、縮小表示の際に、
間引かれて表示される画素を高速に変化させて表示し、
それらが融合して見えるようにして、精細な縮小画像を
表示可能としたものである。
するために、本発明画像処理システムは、画像情報を記
憶する記憶手段と、該記憶手段に記憶された画像情報中
の一部の画素を選択して縮小画像を形成する縮小手段と
、該縮小手段により縮小された画像を表示する表示手段
と、前記縮小手段により選択される画素を順次変化させ
るように制御する制御手段とを具え、縮小表示の際に、
間引かれて表示される画素を高速に変化させて表示し、
それらが融合して見えるようにして、精細な縮小画像を
表示可能としたものである。
第１図は本発明の実施例の画像処理装置のブロック図で
あり、不図示のＣＰＵによる制御のためのＣＰＵバス１
と画像データのだめのイメージバス２に、イメージメモ
リ３が接続される。４はイメージメモリ３のディジタル
データをアナログデータに変換してＣＲＴ５に出力する
Ｄ／Ａコンバータ、６は縮小表示回路である。
あり、不図示のＣＰＵによる制御のためのＣＰＵバス１
と画像データのだめのイメージバス２に、イメージメモ
リ３が接続される。４はイメージメモリ３のディジタル
データをアナログデータに変換してＣＲＴ５に出力する
Ｄ／Ａコンバータ、６は縮小表示回路である。
以下、実施例の詳細について説明する。
イメージメモリ３はディジタル画像データを格納するた
めのもので水平、垂直の画素数は１０２４とし、ＣＲＴ
の解像度は５１２ドツト×５１２ラインとする。しかし
、メモリサイズ、ＣＲＴの表示すイズに限定されること
はない。
めのもので水平、垂直の画素数は１０２４とし、ＣＲＴ
の解像度は５１２ドツト×５１２ラインとする。しかし
、メモリサイズ、ＣＲＴの表示すイズに限定されること
はない。
例えば、イメージメモリ３の全体をＣＲＴ５に表示する
場合、水平、垂直ともに１／２に間引いて、その結果縮
小して表示する。
場合、水平、垂直ともに１／２に間引いて、その結果縮
小して表示する。
第２図（Ｂ）のように２×２のブロックを考えて、その
うちの１画素を表示させるが、その際にＡ、Ｂ、Ｃ，Ｄ
を選択できるようにする。本実施例では、従来の問題点
を解決するために、画像を１画面分走査した後に、表示
部分をＡ→Ｂ−Ｃ−Ｄ−Ａと順次変化させる。これを垂
直同期信号（ＶＳＹＮＣ）に同期して行なう。
うちの１画素を表示させるが、その際にＡ、Ｂ、Ｃ，Ｄ
を選択できるようにする。本実施例では、従来の問題点
を解決するために、画像を１画面分走査した後に、表示
部分をＡ→Ｂ−Ｃ−Ｄ−Ａと順次変化させる。これを垂
直同期信号（ＶＳＹＮＣ）に同期して行なう。
またＣＲＴ５はノンインターレース型のＣＲＴとする。
第５図は縮小表示回路６の詳細な構成を示す。
第５図においてＨアドレス発生器ｌＯでは、レジスタ１
２にセットされた初期値が、水平同期信号（Ｈ３ＹＮＣ
）に同期してセットされ、クロック信号（ＣＬＫ）２１
により、内部カウンタがカウトアップしてそのアドレス
が出力される。同様にＶアドレス発生器１５では、レジ
スタ１８にセットされた初期値がＶＳＹＮＣに同期して
セットされ内部カウンタがカウントアツプして垂直方向
のアドレスが出力される。
２にセットされた初期値が、水平同期信号（Ｈ３ＹＮＣ
）に同期してセットされ、クロック信号（ＣＬＫ）２１
により、内部カウンタがカウトアップしてそのアドレス
が出力される。同様にＶアドレス発生器１５では、レジ
スタ１８にセットされた初期値がＶＳＹＮＣに同期して
セットされ内部カウンタがカウントアツプして垂直方向
のアドレスが出力される。
また、メモリ３に与えるアドレスはアドレス発生器１０
，１５によるものとＣＰＵから直接与えるものとの２つ
があり、その選択はセレクタ８および１４による。
，１５によるものとＣＰＵから直接与えるものとの２つ
があり、その選択はセレクタ８および１４による。
次にアドレス発生器１０．１５の動作について説明する
と出力アドレス線は１０本あり、通常表示の場合、その
まま、セレクタ８，１４に入力されるが縮小表示の場合
、最下位１ビツトはフリップフロップ１１．１７に保持
されている値に固定され、２ビツト目からクロックＣＬ
Ｋ２１に従って０．１，０．１・・・とカウントが始ま
る。さらに詳しく説明すると、第４図（Ａ）は通常表示
の際のアドレスカウンタの出力であり最下位ビットから
順にＡＯ＋ ＡＩｌ Ａ２・・・ＡＩＯとなっている。
と出力アドレス線は１０本あり、通常表示の場合、その
まま、セレクタ８，１４に入力されるが縮小表示の場合
、最下位１ビツトはフリップフロップ１１．１７に保持
されている値に固定され、２ビツト目からクロックＣＬ
Ｋ２１に従って０．１，０．１・・・とカウントが始ま
る。さらに詳しく説明すると、第４図（Ａ）は通常表示
の際のアドレスカウンタの出力であり最下位ビットから
順にＡＯ＋ ＡＩｌ Ａ２・・・ＡＩＯとなっている。
縮小表示の場合、第４図（Ｂ）の様にＡｏは“Ｌｏｗ”
または“Ｈｉｇｈ”に固定されＡ。のレベルはＶＳＹＮ
Ｃによってどちらかに振り分けられる。このようなアド
レス出力にすると、このアドレスによって、メモリは第
２図（Ａ）の２×２の４画素のうち、−画面走査内でＡ
の部分だけアクセスするというように飛び飛びに走査し
て行く。
または“Ｈｉｇｈ”に固定されＡ。のレベルはＶＳＹＮ
Ｃによってどちらかに振り分けられる。このようなアド
レス出力にすると、このアドレスによって、メモリは第
２図（Ａ）の２×２の４画素のうち、−画面走査内でＡ
の部分だけアクセスするというように飛び飛びに走査し
て行く。
このようにしてアドレスが与えられると、セレクタ８，
１４によってＣＰＵからのアドレスとセレクトされ、７
．１３のデコーダ７．１３によりデコードされ、メモリ
内の１画素がアクセスされ、格納されている画像データ
がＤ／Ａコンバータ（４）を通してＣＲＴ （５）に表
示される。
１４によってＣＰＵからのアドレスとセレクトされ、７
．１３のデコーダ７．１３によりデコードされ、メモリ
内の１画素がアクセスされ、格納されている画像データ
がＤ／Ａコンバータ（４）を通してＣＲＴ （５）に表
示される。
次に垂直同期信号（ＶＳＹＮＣ）によりアドレスの最小
位ビットＡ ｏが変化する機構を説明する。
位ビットＡ ｏが変化する機構を説明する。
一画面を走査するとＡｏが変化するように、ＶＳＹＮＣ
をトリガにして信号を変化させる。カウンタ（１９）の
出力がＦ−Ｆ（１１）に“０″、ＦＦ （１７）に“０
”の時は第２図（Ａ）のＡの部分を走査するようになり
ＦＦ（１１）に１″、ＦＦ （１７）に“０”の時はＢ
の部分、同様にＦＦ（１１）に“０”、ＦＦ （１７）
に“１”はＣの部分、ＦＦ（１１）に“１”、ＦＦ （
１７）に“１”の時はＤの部分という様にＶＳＹＮＣを
きっかけにして、一画面出力するごとに間引く位置を変
えてゆく。
をトリガにして信号を変化させる。カウンタ（１９）の
出力がＦ−Ｆ（１１）に“０″、ＦＦ （１７）に“０
”の時は第２図（Ａ）のＡの部分を走査するようになり
ＦＦ（１１）に１″、ＦＦ （１７）に“０”の時はＢ
の部分、同様にＦＦ（１１）に“０”、ＦＦ （１７）
に“１”はＣの部分、ＦＦ（１１）に“１”、ＦＦ （
１７）に“１”の時はＤの部分という様にＶＳＹＮＣを
きっかけにして、一画面出力するごとに間引く位置を変
えてゆく。
このようにしてＶＳＹＮＣの周期で第２図（Ａ）の文字
ｒＡＪは縮小されて第３図（Ａ）−（Ｂ）−（Ｃ）−（
Ｄ）と順次高速で変化してゆくことにより、間引いて縮
小しても視覚的には元の文字ｒＡＪに近い像に見える。
ｒＡＪは縮小されて第３図（Ａ）−（Ｂ）−（Ｃ）−（
Ｄ）と順次高速で変化してゆくことにより、間引いて縮
小しても視覚的には元の文字ｒＡＪに近い像に見える。
第６図は、本発明の第２実施例である。
以下の説明において第１実施例と比べて違う点のみを説
明し、共通の部分についての説明は省略する。
明し、共通の部分についての説明は省略する。
第２実施例においては、垂直同期信号（ＶＳＹＮＣ）に
よりアドレスの最下位ビットはレジスタ２２゜２３．２
４．２５の値によって変化させる。これは２ビツトのレ
ジスタでありセレクタ２６により４つのレジスタのうち
１つが選択され第３図のセレクタ（９）に下位ビットが
セレクタ（１６）に上位ビットに入力される。
よりアドレスの最下位ビットはレジスタ２２゜２３．２
４．２５の値によって変化させる。これは２ビツトのレ
ジスタでありセレクタ２６により４つのレジスタのうち
１つが選択され第３図のセレクタ（９）に下位ビットが
セレクタ（１６）に上位ビットに入力される。
ここでセレクタ２６の選択信号に使われるのは、ＶＳＹ
ＮＣをきっかけとしてカウンタ２７が出力する信号でＶ
ＳＹＮＣが入力するごとに順次、レジスタ２２〜２５が
切り換ってゆく。
ＮＣをきっかけとしてカウンタ２７が出力する信号でＶ
ＳＹＮＣが入力するごとに順次、レジスタ２２〜２５が
切り換ってゆく。
例えば、第７図のようにレジスタに値をセットすると、
第１実施例のような順序で、表示画素の位置が変化して
ゆく。ここで、レジスタの内容を書きかえると表示の順
序を変えることができる。
第１実施例のような順序で、表示画素の位置が変化して
ゆく。ここで、レジスタの内容を書きかえると表示の順
序を変えることができる。
以上説明したように、縮小表示の際に、元の表示データ
をブロックに分割し、各ブロックで縮小表示のために出
力する部分を、ある時間間隔をもって、高速に順次変化
させることにより、それらが融合して見えるようにした
ので、原画像を単に間引いて表示したものよりも、見や
すく、把握しやすい画像が得られるという効果がある。
をブロックに分割し、各ブロックで縮小表示のために出
力する部分を、ある時間間隔をもって、高速に順次変化
させることにより、それらが融合して見えるようにした
ので、原画像を単に間引いて表示したものよりも、見や
すく、把握しやすい画像が得られるという効果がある。
第１図は実施例の画像処理装置のブロック図、第２図（
Ａ）は原画像を表す図、 第２図（Ｂ）は２×２のブロックの例を示す図、第３図
（Ａ）〜（Ｄ）は縮小表示した際の画像の例を示す図、 第４図（Ａ）、 （Ｂ）はアドレスのタイミングを表
す図、 第５図は画像を縮小する装置のブロック図、第６図は第
２実施例を説明するためのブロック図、 第７図はレジスタの設定値の例を示す図である。 ｌ・・・ＣＰＵバス ２・・・データバス ３・・・イメージメモリ ４・・・Ｄ／Ａコンバータ ５・・・ＣＲＴ ６・・・縮小表示回路 ７．１３・・・デコーダ ８．９，１４．１６・・・セレクタ １０．１５・・・アドレス発生器 １１．１７・・・フリップフロップ １２．１８・・・レジスタ １９・・・カウンタ 第２図 ＜Ａ） ＣＢ） （Ａ） （Ｅ３ ）に）（［
す
Ａ）は原画像を表す図、 第２図（Ｂ）は２×２のブロックの例を示す図、第３図
（Ａ）〜（Ｄ）は縮小表示した際の画像の例を示す図、 第４図（Ａ）、 （Ｂ）はアドレスのタイミングを表
す図、 第５図は画像を縮小する装置のブロック図、第６図は第
２実施例を説明するためのブロック図、 第７図はレジスタの設定値の例を示す図である。 ｌ・・・ＣＰＵバス ２・・・データバス ３・・・イメージメモリ ４・・・Ｄ／Ａコンバータ ５・・・ＣＲＴ ６・・・縮小表示回路 ７．１３・・・デコーダ ８．９，１４．１６・・・セレクタ １０．１５・・・アドレス発生器 １１．１７・・・フリップフロップ １２．１８・・・レジスタ １９・・・カウンタ 第２図 ＜Ａ） ＣＢ） （Ａ） （Ｅ３ ）に）（［
す
Claims (1)
- 【特許請求の範囲】 画像情報を記憶する記憶手段と、 該記憶手段に記憶された画像情報中の一部の画素を選択
して縮小画像を形成する縮小手段と、該縮小手段により
縮小された画像を表示する表示手段と、 前記縮小手段により選択される画素を順次変化させるよ
うに制御する制御手段とを有することを特徴とする画像
処理ステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2316254A JPH04186293A (ja) | 1990-11-20 | 1990-11-20 | 画像処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2316254A JPH04186293A (ja) | 1990-11-20 | 1990-11-20 | 画像処理システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04186293A true JPH04186293A (ja) | 1992-07-03 |
Family
ID=18075053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2316254A Pending JPH04186293A (ja) | 1990-11-20 | 1990-11-20 | 画像処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04186293A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011065067A1 (ja) * | 2009-11-30 | 2011-06-03 | 富士通テン株式会社 | 画像処理装置および画像処理方法 |
-
1990
- 1990-11-20 JP JP2316254A patent/JPH04186293A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011065067A1 (ja) * | 2009-11-30 | 2011-06-03 | 富士通テン株式会社 | 画像処理装置および画像処理方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5838389A (en) | Apparatus and method for updating a CLUT during horizontal blanking | |
| JPH03120981A (ja) | 高分解能表示システム | |
| GB2250668A (en) | Tear-free updates of computer graphical output displays | |
| US4570161A (en) | Raster scan digital display system | |
| KR920001931A (ko) | 인터레이스 영상으로 표시되는 영상신호를 비인터레이스 영상 디스플레이 수단에 결합시키는 장치 및 이 수단으로 상기 영상신호를 디스플레이하는 방법 | |
| JPH02250585A (ja) | デジタルｔｖとグラフイクス表示装置とのインターフエイス装置 | |
| US4720803A (en) | Display control apparatus for performing multicolor display by tiling display | |
| US4626839A (en) | Programmable video display generator | |
| JPH0426273B2 (ja) | ||
| US5963183A (en) | Method of and apparatus for displaying a plurality of screen modes | |
| JPS6333711B2 (ja) | ||
| JPH04186293A (ja) | 画像処理システム | |
| JPH104529A (ja) | 画像表示装置 | |
| JPH0535255A (ja) | ビデオグラフイツクシステム | |
| JP2781924B2 (ja) | スーパーインポーズ装置 | |
| SU1647628A1 (ru) | Устройство дл отображени информации на экране телевизионного индикатора | |
| JPH0443594B2 (ja) | ||
| JPH0370288A (ja) | スキャンコンバータ | |
| KR0132262Y1 (ko) | 영상 수평보간 회로 | |
| JPH0343783A (ja) | 大画面表示装置の表示方法 | |
| JPH0713507A (ja) | 画像処理装置 | |
| JPH01114272A (ja) | フレームメモリアクセス方法 | |
| JPH05204588A (ja) | カーソルパターン表示制御装置 | |
| JPH02230421A (ja) | 画像入力及び出力装置 | |
| JPH02222029A (ja) | 動画・静止画表示装置 |