JPS6340897Y2 - - Google Patents
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- JPS6340897Y2 JPS6340897Y2 JP1982131664U JP13166482U JPS6340897Y2 JP S6340897 Y2 JPS6340897 Y2 JP S6340897Y2 JP 1982131664 U JP1982131664 U JP 1982131664U JP 13166482 U JP13166482 U JP 13166482U JP S6340897 Y2 JPS6340897 Y2 JP S6340897Y2
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- JP
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- circuit
- local oscillation
- gate electrode
- injection
- capacitor
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- 230000010355 oscillation Effects 0.000 claims description 35
- 238000002347 injection Methods 0.000 claims description 18
- 239000007924 injection Substances 0.000 claims description 18
- 239000003990 capacitor Substances 0.000 claims description 16
- 230000005669 field effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 10
- 238000001514 detection method Methods 0.000 description 7
- 238000006243 chemical reaction Methods 0.000 description 6
- 230000000903 blocking effect Effects 0.000 description 5
- 238000002955 isolation Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000000284 extract Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- Superheterodyne Receivers (AREA)
Description
【考案の詳細な説明】
〔考案の技術分野〕
この考案は混合回路に係り、特に２重ゲート
MOS形電界効果トランジスタ（以下、２重ゲー
トMOS形FETと称する）を有する混合回路に関
する。
MOS形電界効果トランジスタ（以下、２重ゲー
トMOS形FETと称する）を有する混合回路に関
する。
第１図は従来のUHF帯チユーナ回路を示す回
路図である。入力端子１１に供給された高周波信
号RFは帯域通過フイルタ１２、コイル１２１，
１３、直流阻止コンデンサ１４を介して混合回路
に供給される。混合回路は２重ゲートMOS形
FET１５を有し、前記高周波信号RFは一方のゲ
ート電極G1に供給される。一方、局部発振回路
１６から出力される局部発振信号は注入コンデン
サ１７を介して同じくMOS形FET１５の一方の
ゲート電極G1に供給される。１８は出力同調回
路で、MOS形FET１５のドレイン電極Ｄに導び
かれる信号の中から高周波信号の周波数変換出力
である中間周波信号を抽出して出力端子１９に導
びく。なお、＋Ｂは電源、２０〜２３はゲート電
極G1，G2に直流バイアスを与える為の抵抗、２
４はソース電極Ｓの抵抗、２５はゲート電極G2
を交流的に接地する為のコンデンサである。
路図である。入力端子１１に供給された高周波信
号RFは帯域通過フイルタ１２、コイル１２１，
１３、直流阻止コンデンサ１４を介して混合回路
に供給される。混合回路は２重ゲートMOS形
FET１５を有し、前記高周波信号RFは一方のゲ
ート電極G1に供給される。一方、局部発振回路
１６から出力される局部発振信号は注入コンデン
サ１７を介して同じくMOS形FET１５の一方の
ゲート電極G1に供給される。１８は出力同調回
路で、MOS形FET１５のドレイン電極Ｄに導び
かれる信号の中から高周波信号の周波数変換出力
である中間周波信号を抽出して出力端子１９に導
びく。なお、＋Ｂは電源、２０〜２３はゲート電
極G1，G2に直流バイアスを与える為の抵抗、２
４はソース電極Ｓの抵抗、２５はゲート電極G2
を交流的に接地する為のコンデンサである。
ところで、混合回路を構成する場合、充分な混
変調特性、雑音指数、変換利得が得られるように
構成することが重要である。これらの特性は、第
２図に示すように、MOS形FET１５のドレイン
電流Id、局部発振回路１６からの注入電圧レベル
Vpscによつて支配される。なお、第２図に於いて
Ｘ−mod，NF，CGはそれぞれ混変調特性、雑音
指数、変換利得に対応する。
変調特性、雑音指数、変換利得が得られるように
構成することが重要である。これらの特性は、第
２図に示すように、MOS形FET１５のドレイン
電流Id、局部発振回路１６からの注入電圧レベル
Vpscによつて支配される。なお、第２図に於いて
Ｘ−mod，NF，CGはそれぞれ混変調特性、雑音
指数、変換利得に対応する。
しかしながら上記構成の場合次のような問題が
ある。すなわち、混合回路にMOS形FET１５を
用いた場合、周知の如く高い注入電圧が要求され
る。この注入電圧を高くするには、局部発振回路
１６の発振出力電圧そのものを高くすることが必
要だが、それにはおのずと限度がある。それは、
例えばCATVコンバータ用アツプ・ダウンチユ
ーナの第２の局部発振回路のように、自動微同調
AFTシステムや位相ロツクドループPLLシステ
ム等の自動制御システムを使わないフリーラン動
作に於いては、発振周波数の安定度に対する要求
がきわめて高い為、発振勢力よりも安定度を優先
してバイアス設定する必要があるからである。つ
まり、発振勢力と安定度には応々にして逆相関が
あり、両立させることは容易でないからである。
ある。すなわち、混合回路にMOS形FET１５を
用いた場合、周知の如く高い注入電圧が要求され
る。この注入電圧を高くするには、局部発振回路
１６の発振出力電圧そのものを高くすることが必
要だが、それにはおのずと限度がある。それは、
例えばCATVコンバータ用アツプ・ダウンチユ
ーナの第２の局部発振回路のように、自動微同調
AFTシステムや位相ロツクドループPLLシステ
ム等の自動制御システムを使わないフリーラン動
作に於いては、発振周波数の安定度に対する要求
がきわめて高い為、発振勢力よりも安定度を優先
してバイアス設定する必要があるからである。つ
まり、発振勢力と安定度には応々にして逆相関が
あり、両立させることは容易でないからである。
他の方法として、注入コンデンサ１７の容量を
大きくすることが考えられるが、このように
MOS形FET１５のゲート電極G1がコンデンサ１
７を介して局部発振回路１６に接続される構成で
は、注入コンデンサ１７の容量の増加に伴ないゲ
ート電極G1のインピーダンスが低下する為、変
換利得CGが低下する。さらに悪いことには、注
入コンデンサ１７の容量の増加に伴ない、局部発
振回路１６と帯域通過フイルタ１２、あるいは局
部発振回路１６と出力同調回路１８のアイソレー
シヨンが悪化し、例えば、コイル１２１，１２
２，１３，１８１のインダクタンス等が何らかの
原因で変化したとき、局部発振回路１６の発振周
波数が変動するという不具合が生じる。
大きくすることが考えられるが、このように
MOS形FET１５のゲート電極G1がコンデンサ１
７を介して局部発振回路１６に接続される構成で
は、注入コンデンサ１７の容量の増加に伴ないゲ
ート電極G1のインピーダンスが低下する為、変
換利得CGが低下する。さらに悪いことには、注
入コンデンサ１７の容量の増加に伴ない、局部発
振回路１６と帯域通過フイルタ１２、あるいは局
部発振回路１６と出力同調回路１８のアイソレー
シヨンが悪化し、例えば、コイル１２１，１２
２，１３，１８１のインダクタンス等が何らかの
原因で変化したとき、局部発振回路１６の発振周
波数が変動するという不具合が生じる。
この考案は上記の事情に対処すべくなされたも
ので、局部発振周波数の安定度及び局部発振回路
と帯域通過フイルタあるいは局部発振回路と出力
同調回路とのアイソレーシヨンを良好に保つたま
ま、MOS形FETに対する局部発振信号の注入電
圧を高めることができるように構成された混合回
路を提供することを目的とする。
ので、局部発振周波数の安定度及び局部発振回路
と帯域通過フイルタあるいは局部発振回路と出力
同調回路とのアイソレーシヨンを良好に保つたま
ま、MOS形FETに対する局部発振信号の注入電
圧を高めることができるように構成された混合回
路を提供することを目的とする。
この考案は２重ゲートMOS形FETの２つのゲ
ート電極のうち、高周波信号及び局部発振信号が
供給されるゲート電極のバイアスを直流的に零と
なるように構成したものである。
ート電極のうち、高周波信号及び局部発振信号が
供給されるゲート電極のバイアスを直流的に零と
なるように構成したものである。
以下、図面を参照してこの考案の一実施例を詳
細に説明する。第３図は一実施例の回路図で、先
の第１図と同一部には同一符号を付して詳細な説
明を省略する。第３図の回路では、MOS形FET
１５の第１のゲート電極G1は直流阻止コンデン
サ１４（第１図参照）を介さないでコイル１３に
接続されている。また、MOS形FET１５の第２
のゲート電極G2はコンデンサ２５を介して接地
されている。さらに、２つのゲート電極のうちこ
の第２のゲート電極G2だけが抵抗３１を介して
電源＋Ｂに接続されるとともに抵抗３２を介して
接地されている。
細に説明する。第３図は一実施例の回路図で、先
の第１図と同一部には同一符号を付して詳細な説
明を省略する。第３図の回路では、MOS形FET
１５の第１のゲート電極G1は直流阻止コンデン
サ１４（第１図参照）を介さないでコイル１３に
接続されている。また、MOS形FET１５の第２
のゲート電極G2はコンデンサ２５を介して接地
されている。さらに、２つのゲート電極のうちこ
の第２のゲート電極G2だけが抵抗３１を介して
電源＋Ｂに接続されるとともに抵抗３２を介して
接地されている。
上記構成の場合、MOS形FET１５の第１のゲ
ート電極G1は電源＋Ｂに接続されないばかりか
直流阻止コンデンサ１４を削除したことにより直
流的にはコイル１３，１２１，１２２を介して接
地される。なお、第２のゲート電極G2は先の第
１図と同様に交流的に接地され、直流的には所定
のバイアス電圧が印加されている。抵抗３１，３
２，３３，３４はそれぞれ第１図に示す抵抗２
２，２１，２４，２３に対応するものであるが、
各抵抗値は異なる値に設定されている。
ート電極G1は電源＋Ｂに接続されないばかりか
直流阻止コンデンサ１４を削除したことにより直
流的にはコイル１３，１２１，１２２を介して接
地される。なお、第２のゲート電極G2は先の第
１図と同様に交流的に接地され、直流的には所定
のバイアス電圧が印加されている。抵抗３１，３
２，３３，３４はそれぞれ第１図に示す抵抗２
２，２１，２４，２３に対応するものであるが、
各抵抗値は異なる値に設定されている。
第４図は先の第１図に於いて、MOS形FET１
５の第１のゲート電極G1の直流バイアスを決定
する抵抗２０，２１付近の高周波信号に対する等
価回路を示す回路図である。図示の如く、高周波
的にみた場合、抵抗２０，２１に対してそれぞれ
浮遊容量３５，３６が等価的に並列挿入された形
となる。この浮遊容量３５，３６は第１のゲート
電極G1に対する局部発振信号の注入レベルを低
下させるだけでなく、高周波信号の注入レベルも
低下させ、雑音指数も悪化させる。
５の第１のゲート電極G1の直流バイアスを決定
する抵抗２０，２１付近の高周波信号に対する等
価回路を示す回路図である。図示の如く、高周波
的にみた場合、抵抗２０，２１に対してそれぞれ
浮遊容量３５，３６が等価的に並列挿入された形
となる。この浮遊容量３５，３６は第１のゲート
電極G1に対する局部発振信号の注入レベルを低
下させるだけでなく、高周波信号の注入レベルも
低下させ、雑音指数も悪化させる。
これに対し、第３図の回路では抵抗２０，２１
に相当するものがないので、それだけ発生する浮
遊容量が低減され、第４図で説明したような不具
合は生じない。このことは、とりもなおさず、第
３図の回路では、従来回路に比べ局部発振信号が
第１のゲート電極G1に対して効率良く注入され
ることを意味し、注入コンデンサ１７の容量、局
部発振出力レベルが従来のままでも、第１のゲー
ト電極G1に対する局部発振信号の注入電圧レベ
ルを高めることができる。したがつて、第３図の
回路によれば、局部発振周波数の安定度及び局部
発振回路１６と帯域通過フイルタ１２あるいは局
部発振回路１６と出力同調回路１８間のアイソレ
ーシヨンを損なうことなくMOS形FET１５の第
１のゲート電極G1に対する局部発振信号の注入
レベルを高めることができる。これにより、設計
の自由度が増加し、性能向上を図ることができ
る。
に相当するものがないので、それだけ発生する浮
遊容量が低減され、第４図で説明したような不具
合は生じない。このことは、とりもなおさず、第
３図の回路では、従来回路に比べ局部発振信号が
第１のゲート電極G1に対して効率良く注入され
ることを意味し、注入コンデンサ１７の容量、局
部発振出力レベルが従来のままでも、第１のゲー
ト電極G1に対する局部発振信号の注入電圧レベ
ルを高めることができる。したがつて、第３図の
回路によれば、局部発振周波数の安定度及び局部
発振回路１６と帯域通過フイルタ１２あるいは局
部発振回路１６と出力同調回路１８間のアイソレ
ーシヨンを損なうことなくMOS形FET１５の第
１のゲート電極G1に対する局部発振信号の注入
レベルを高めることができる。これにより、設計
の自由度が増加し、性能向上を図ることができ
る。
また、ゲート電極G1の直流バイアス用抵抗２
０、直流阻止コンデンサ１４を削除できるので、
低廉価化、小型化を図ることができる。また、直
流阻止コンデンサ１４の削除により、高周波信号
RFの損失を低減させることができる。
０、直流阻止コンデンサ１４を削除できるので、
低廉価化、小型化を図ることができる。また、直
流阻止コンデンサ１４の削除により、高周波信号
RFの損失を低減させることができる。
また、ゲート電極G1のバイアスを従来より低
い値に設定できるので、電源＋Ｂの電圧を低くす
ることができる。
い値に設定できるので、電源＋Ｂの電圧を低くす
ることができる。
第５図はこの考案の他の実施例を示す回路図で
ある。この実施例は、第２のゲート電極G2に直
流バイアスを設定する為の抵抗３１の一端を接地
するのに、直接接地するのではなく、第１のゲー
ト電極G1側よりコイル１３，１２１，１２２を
介して接地するようにしたものである。この実施
例の場合、抵抗３２に浮遊容量が並列に挿入され
る分だけ、局部発振信号の注入効率は低下する
が、第１図の従来回路に比べれば注入効率は大幅
に増大される。なお、コイル１３，１２１，１２
２の直流インピーダンスは０であるから、第２の
ゲート電極G2の直流バイアスは第３図と同じよ
うに与えられることは勿論である。
ある。この実施例は、第２のゲート電極G2に直
流バイアスを設定する為の抵抗３１の一端を接地
するのに、直接接地するのではなく、第１のゲー
ト電極G1側よりコイル１３，１２１，１２２を
介して接地するようにしたものである。この実施
例の場合、抵抗３２に浮遊容量が並列に挿入され
る分だけ、局部発振信号の注入効率は低下する
が、第１図の従来回路に比べれば注入効率は大幅
に増大される。なお、コイル１３，１２１，１２
２の直流インピーダンスは０であるから、第２の
ゲート電極G2の直流バイアスは第３図と同じよ
うに与えられることは勿論である。
ここで、第３図及び第５図で説明したこの考案
の混合回路の混合動作を第６図の入出力特性図を
参照しながら説明する。MOS形FET１５の入出
力特性は周知の如く、２乗特性に近く（第６図参
照）、例えばソース抵抗３３の抵抗値RSを100Ω
とした場合、VGIS（第１のゲート電極G1とソース
電極Ｓ間の電圧）が点Ａに設定されたとすると、
特性曲線Ｘ上の点Ｑを中心に動作することにな
る。
の混合回路の混合動作を第６図の入出力特性図を
参照しながら説明する。MOS形FET１５の入出
力特性は周知の如く、２乗特性に近く（第６図参
照）、例えばソース抵抗３３の抵抗値RSを100Ω
とした場合、VGIS（第１のゲート電極G1とソース
電極Ｓ間の電圧）が点Ａに設定されたとすると、
特性曲線Ｘ上の点Ｑを中心に動作することにな
る。
説明を簡単にする為に√２e0 sin ωetなる局部
発振電圧だけが第１のゲート電極G1に加えられ
るものとすると、検波電流ΔIはドレイン電流Idの
上側の振幅Hu、下側の振幅Hlを用いて次式のよ
うに表わされる。
発振電圧だけが第１のゲート電極G1に加えられ
るものとすると、検波電流ΔIはドレイン電流Idの
上側の振幅Hu、下側の振幅Hlを用いて次式のよ
うに表わされる。
ΔI＝（Hu−Hl）／４
すなわち、ドレイン電流Idの正側の振幅の負側
の振幅の差の25％に等しい検波電流ΔIが得られ
る（本来のヘテロダイン検波では、前述の２乗検
波で得られる高周波信号及び局部発振信号の検波
電流の周波数の差の出力電流は両信号の振幅の相
乗積に比例して得られる）。いずれにせよ、検波
電流ΔIは局部発振信号の注入レベルに大きく左
右されるわけである。そして、MOS形FET１５
に流れるドレイン電流Idは前述の検波電流ΔIが加
わつた値となり、混変調特性、雑音指数、変換利
得CG等の主要性能を左右するパラメータとなる。
の振幅の差の25％に等しい検波電流ΔIが得られ
る（本来のヘテロダイン検波では、前述の２乗検
波で得られる高周波信号及び局部発振信号の検波
電流の周波数の差の出力電流は両信号の振幅の相
乗積に比例して得られる）。いずれにせよ、検波
電流ΔIは局部発振信号の注入レベルに大きく左
右されるわけである。そして、MOS形FET１５
に流れるドレイン電流Idは前述の検波電流ΔIが加
わつた値となり、混変調特性、雑音指数、変換利
得CG等の主要性能を左右するパラメータとなる。
このようにこの考案によれば、局部発振周波数
の安定度及び局部発振回路と帯域通過フイルタあ
るいは局部発振回路と出力同調回路とのアイソレ
ーシヨンを良好に保つたまま、MOS形FETの対
する局部発振信号の注入電圧を高めることができ
るように構成された混合回路を提供することがで
きる。
の安定度及び局部発振回路と帯域通過フイルタあ
るいは局部発振回路と出力同調回路とのアイソレ
ーシヨンを良好に保つたまま、MOS形FETの対
する局部発振信号の注入電圧を高めることができ
るように構成された混合回路を提供することがで
きる。
第１図は従来の混合回路を使用したUHF帯チ
ユーナを示す回路図、第２図は混合回路の混変調
特性、雑音指数、変換利得を示す特性図、第３図
はこの考案に係る混合回路の一実施例を使用した
UHFチユーナを示す回路図、第４図は第３図の
効果を説明する為に示す第１図の混合回路付近の
高周波に対する等価回路図、第５図はこの考案の
他の実施例を示す回路図、第６図は二重ゲート
MOS形FETの入出力特性を示す特性図である。 １１……入力端子、１２……帯域通過フイル
タ、１３，１２１，１２２，１８１……コイル、
１５……２重ゲートMOS形FET、１６……局部
発振回路、１７……注入コンデンサ、１８……出
力同調回路、１９……出力端子、２５……コンデ
ンサ、３１〜３４……抵抗、３５，３６……浮遊
容量、G1，G2……ゲート電極、Ｄ……ドレイン
電極、Ｓ……ソース電極。
ユーナを示す回路図、第２図は混合回路の混変調
特性、雑音指数、変換利得を示す特性図、第３図
はこの考案に係る混合回路の一実施例を使用した
UHFチユーナを示す回路図、第４図は第３図の
効果を説明する為に示す第１図の混合回路付近の
高周波に対する等価回路図、第５図はこの考案の
他の実施例を示す回路図、第６図は二重ゲート
MOS形FETの入出力特性を示す特性図である。 １１……入力端子、１２……帯域通過フイル
タ、１３，１２１，１２２，１８１……コイル、
１５……２重ゲートMOS形FET、１６……局部
発振回路、１７……注入コンデンサ、１８……出
力同調回路、１９……出力端子、２５……コンデ
ンサ、３１〜３４……抵抗、３５，３６……浮遊
容量、G1，G2……ゲート電極、Ｄ……ドレイン
電極、Ｓ……ソース電極。
Claims (1)
- 一方のゲート電極が交流的に接地されるととも
に、所定の直流バイアスを与えられ、他方のゲー
ト電極がコイルを介して高周波信号源およびアー
スに接続されるとともに、注入コンデンサを介し
て局部発振信号源に接続される２重ゲートMOS
形電界効果トランジスタを有するように構成され
ていることを特徴とする混合回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13166482U JPS5936609U (ja) | 1982-08-31 | 1982-08-31 | 混合回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13166482U JPS5936609U (ja) | 1982-08-31 | 1982-08-31 | 混合回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5936609U JPS5936609U (ja) | 1984-03-07 |
| JPS6340897Y2 true JPS6340897Y2 (ja) | 1988-10-26 |
Family
ID=30297587
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13166482U Granted JPS5936609U (ja) | 1982-08-31 | 1982-08-31 | 混合回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5936609U (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0526808Y2 (ja) * | 1986-10-20 | 1993-07-07 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50104509U (ja) * | 1974-02-02 | 1975-08-28 |
-
1982
- 1982-08-31 JP JP13166482U patent/JPS5936609U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5936609U (ja) | 1984-03-07 |
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