JPS6334316Y2 - - Google Patents
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- JPS6334316Y2 JPS6334316Y2 JP929482U JP929482U JPS6334316Y2 JP S6334316 Y2 JPS6334316 Y2 JP S6334316Y2 JP 929482 U JP929482 U JP 929482U JP 929482 U JP929482 U JP 929482U JP S6334316 Y2 JPS6334316 Y2 JP S6334316Y2
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- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 24
- 239000011889 copper foil Substances 0.000 claims description 24
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- 239000011888 foil Substances 0.000 claims description 2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)
- Die Bonding (AREA)
Description
【考案の詳細な説明】
本考案は厚膜混成集積回路に用いられる固体電
子部品のシールド構造に関するものである。
子部品のシールド構造に関するものである。
従来の集積回路(いわゆるIC)はDIL(dual
inline、デユアル インライン)パツケージに代
表され、この集積回路のシールド構造は第1図の
如くなつている。
inline、デユアル インライン)パツケージに代
表され、この集積回路のシールド構造は第1図の
如くなつている。
すなわち、ダイボンドランド1上に装着した
ICチツプ2をモールド材3で樹脂モールドして
なる固体電子部品Aを、銅箔印刷基板(いわゆる
PWB)4に装着し、該基板4下面のアース用銅
箔5とシールド板6とによつて前記ICチツプ2
を外部電界からシールドしたものである。
ICチツプ2をモールド材3で樹脂モールドして
なる固体電子部品Aを、銅箔印刷基板(いわゆる
PWB)4に装着し、該基板4下面のアース用銅
箔5とシールド板6とによつて前記ICチツプ2
を外部電界からシールドしたものである。
しかしながら、従来の斯る装置においてはシー
ルド用に前記シールド板6を別途必要とするため
材料費が高くなり、部品全体のコスト高となる欠
点があつた。
ルド用に前記シールド板6を別途必要とするため
材料費が高くなり、部品全体のコスト高となる欠
点があつた。
本考案は斯る事情に鑑みてなされたものであつ
て、ICチツプの配設位置を特異なものとなすこ
とによつて、シールド用のシールド板を何等必要
とすることなく、ダイボンドランド(ICチツプ
装着電極)とアース用銅箔とで前記ICチツプを
シールドすることができ、材料費の低減を図り、
それでいて優れたシールド効果を発揮することが
できる固体電子部品のシールド構造を提供するこ
とをその目的とするものである。
て、ICチツプの配設位置を特異なものとなすこ
とによつて、シールド用のシールド板を何等必要
とすることなく、ダイボンドランド(ICチツプ
装着電極)とアース用銅箔とで前記ICチツプを
シールドすることができ、材料費の低減を図り、
それでいて優れたシールド効果を発揮することが
できる固体電子部品のシールド構造を提供するこ
とをその目的とするものである。
本考案の構成は、固体電子部品を装着する銅箔
印刷基板に前記ICチツプの面積の2倍以上のア
ース用銅箔を設け、前記ICチツプをこのアース
用銅箔と前記ダイボンドランドとの間に配置した
もので、斯る構造によつて上述した所期の目的を
達成しようとするものである。
印刷基板に前記ICチツプの面積の2倍以上のア
ース用銅箔を設け、前記ICチツプをこのアース
用銅箔と前記ダイボンドランドとの間に配置した
もので、斯る構造によつて上述した所期の目的を
達成しようとするものである。
以下本考案の一実施例を図面に基づいて詳述す
る。
る。
第2図は本考案に係る固体複合電子部品の断面
図で、同図中、7は積層体で、この積層体7は内
部電極層8,11と誘電体層9とを積層してコン
デンサ機能を有する如く構成したものである。
図で、同図中、7は積層体で、この積層体7は内
部電極層8,11と誘電体層9とを積層してコン
デンサ機能を有する如く構成したものである。
前記積層体7の内部電極層8側の片面(図面で
は上面)にダイボンドランド(ICチツプ装着電
極)1を配設し、このダイボンドランド1にIC
チツプ2をダイボンデイング(die bonding、ペ
レツトマウントとか単にマウントを呼ぶこともあ
る)およびワイヤボンデイング(wire bonding、
線をボンデイングしてつなぐこと)により装着し
ている。
は上面)にダイボンドランド(ICチツプ装着電
極)1を配設し、このダイボンドランド1にIC
チツプ2をダイボンデイング(die bonding、ペ
レツトマウントとか単にマウントを呼ぶこともあ
る)およびワイヤボンデイング(wire bonding、
線をボンデイングしてつなぐこと)により装着し
ている。
さらに前記ICチツプ2をモールド材3で樹脂
モールドして保護キヤツプとなしている。
モールドして保護キヤツプとなしている。
一方、銅箔印刷基板(いわゆるPWB)4の下
面には銅箔5A,5B,5Cを印刷形成し、その
うちの前記銅箔5Bの面積を前記ICチツプ2の
面積の2倍以上に成してアース用箔として用い
る。
面には銅箔5A,5B,5Cを印刷形成し、その
うちの前記銅箔5Bの面積を前記ICチツプ2の
面積の2倍以上に成してアース用箔として用い
る。
而して前記ICチツプ2をこのアース用銅箔5
Bと前記ダイボンドランド1との間に配置すべ
く、固体複合電子部品Bを前記銅箔印刷基板4の
銅箔形成面(図面では下面)に装着している。
Bと前記ダイボンドランド1との間に配置すべ
く、固体複合電子部品Bを前記銅箔印刷基板4の
銅箔形成面(図面では下面)に装着している。
すなわち、前記固体複合電子部品Bの電極1
0,10を前記銅箔印刷基板4の銅箔5A,5C
に半田付けしたものである。また、前記銅箔5B
およびダイボンドランド1はそれぞれアース電極
と成したものである。
0,10を前記銅箔印刷基板4の銅箔5A,5C
に半田付けしたものである。また、前記銅箔5B
およびダイボンドランド1はそれぞれアース電極
と成したものである。
このように前記銅箔5Bとダイボンドランド1
とでICチツプ2をサンドイツチ状になすと特別
にシールド板を用いなくてもシールド効果を生ず
るものであり、実施例に示す如く積層体7の内部
電極層8,11のうち、ICチツプ2に近い電極
層8をアース電極として結線すると、前記ICチ
ツプ2を各要素5B,1,8の三層サンドイツチ
構造になすことができるので、シールド効果をよ
り一層向上させることができる。
とでICチツプ2をサンドイツチ状になすと特別
にシールド板を用いなくてもシールド効果を生ず
るものであり、実施例に示す如く積層体7の内部
電極層8,11のうち、ICチツプ2に近い電極
層8をアース電極として結線すると、前記ICチ
ツプ2を各要素5B,1,8の三層サンドイツチ
構造になすことができるので、シールド効果をよ
り一層向上させることができる。
本考案は以上詳述したように、ダイボンドラン
ド1上にICチツプを装着し、該ICチツプ2を樹
脂モールドしてなる固体電子部品において、該固
体電子部品を装着する銅箔印刷基板4に前記IC
チツプ2の面積の2倍以上のアース用銅箔5Bを
設け、前記ICチツプ2をこのアース用銅箔5B
と前記ダイボンドランド1との間に配置したもの
であるから、シールド用のシールド板を別途必要
とすることなく、前記ダイボンドランド1とアー
ス用銅箔5Bとで前記ICチツプ2をシールドす
ることができ、材料費の低減を図ることができる
効果がある。
ド1上にICチツプを装着し、該ICチツプ2を樹
脂モールドしてなる固体電子部品において、該固
体電子部品を装着する銅箔印刷基板4に前記IC
チツプ2の面積の2倍以上のアース用銅箔5Bを
設け、前記ICチツプ2をこのアース用銅箔5B
と前記ダイボンドランド1との間に配置したもの
であるから、シールド用のシールド板を別途必要
とすることなく、前記ダイボンドランド1とアー
ス用銅箔5Bとで前記ICチツプ2をシールドす
ることができ、材料費の低減を図ることができる
効果がある。
第1図は従来品のシールド構造を示す断面図、
第2図は本考案の一実施例を示す断面図である。 1はダイボンドランド、2はICチツプ、4は
銅箔印刷基板、5Bはアース用銅箔。
第2図は本考案の一実施例を示す断面図である。 1はダイボンドランド、2はICチツプ、4は
銅箔印刷基板、5Bはアース用銅箔。
Claims (1)
- ダイボンドランド上にICチツプを装着し、該
ICチツプを樹脂モールドしてなる固体電子部品
において、該固体電子部品を装着する銅箔印刷基
板に前記ICチツプの面積の2倍以上のアース用
銅箔を設け、前記ICチツプをこのアース用銅箔
と前記ダイボンドランドとの間に配置したことを
特徴とする固体電子部品のシールド構造。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP929482U JPS58111992U (ja) | 1982-01-25 | 1982-01-25 | 固体電子部品のシ−ルド構造 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP929482U JPS58111992U (ja) | 1982-01-25 | 1982-01-25 | 固体電子部品のシ−ルド構造 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS58111992U JPS58111992U (ja) | 1983-07-30 |
JPS6334316Y2 true JPS6334316Y2 (ja) | 1988-09-12 |
Family
ID=30021947
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP929482U Granted JPS58111992U (ja) | 1982-01-25 | 1982-01-25 | 固体電子部品のシ−ルド構造 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58111992U (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60180852A (ja) * | 1984-02-28 | 1985-09-14 | Kyocera Corp | 熱印刷装置 |
-
1982
- 1982-01-25 JP JP929482U patent/JPS58111992U/ja active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS58111992U (ja) | 1983-07-30 |
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