JPS63318767A - 相補型半導体集積回路 - Google Patents
相補型半導体集積回路Info
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- JPS63318767A JPS63318767A JP62155751A JP15575187A JPS63318767A JP S63318767 A JPS63318767 A JP S63318767A JP 62155751 A JP62155751 A JP 62155751A JP 15575187 A JP15575187 A JP 15575187A JP S63318767 A JPS63318767 A JP S63318767A
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Links
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- 230000000295 complement effect Effects 0.000 title claims abstract description 16
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は相補型半導体集積回路に関し、特にＣＭＯ８半
導体！ｆｆ回路に関する。
導体！ｆｆ回路に関する。
一般に、相補型半導体集積回路においては、寄生的に形
成されたサイリスタ構造が存在するために何らかの原因
でこの寄生サイリスタがオンすると大電流が流れつづけ
アルミニウム等の金属配線の溶断、Ｐ−Ｎ接合の劣化等
により集積回路が破損してしまうことがある。この現象
は、ラッチアップと呼ばれ相補型半導体集積回路におい
ては、非常に大きな問題である。
成されたサイリスタ構造が存在するために何らかの原因
でこの寄生サイリスタがオンすると大電流が流れつづけ
アルミニウム等の金属配線の溶断、Ｐ−Ｎ接合の劣化等
により集積回路が破損してしまうことがある。この現象
は、ラッチアップと呼ばれ相補型半導体集積回路におい
ては、非常に大きな問題である。
従ってこのラッチアップ現象の防止、もしくは低減は相
補型半導体集積回路においては、必須の課題となってい
る。
補型半導体集積回路においては、必須の課題となってい
る。
一般にこのラッチアップは集ｆｉ！回路の入出力ピンに
外部から供給された外来雑音がトリガとなって発生する
場合が多く、この外来雑音を想定して周辺パターンにお
いて防止対策を行なっており、この対策に関しては、多
くの方法が提案されている。
外部から供給された外来雑音がトリガとなって発生する
場合が多く、この外来雑音を想定して周辺パターンにお
いて防止対策を行なっており、この対策に関しては、多
くの方法が提案されている。
しかし最高電位、中間電位及び最低電位の３種類の電位
を外部から供給して動作させる相補型半導体！Ａ積回路
においては前述したもの以外特殊な要因により、内部回
路でラッチアップが発生してしまう。
を外部から供給して動作させる相補型半導体！Ａ積回路
においては前述したもの以外特殊な要因により、内部回
路でラッチアップが発生してしまう。
このため対策手段によっては著しくチップサイズを広げ
てしまう危険性があり、その発生機構の究明及び対策法
は、非常に重要である。
てしまう危険性があり、その発生機構の究明及び対策法
は、非常に重要である。
すなわち従来の相補型半導体装置には電源投入−順序の
選び方によってラッチアップが発生してしまう場合があ
る。
選び方によってラッチアップが発生してしまう場合があ
る。
このラッチアップ発生機構を図を用いて説明する。
但し、以下の説明は、Ｎ型半導体基板にＰ型の島状領域
を形成して作成されるいわゆるＰウェル方式の相補型集
積回路で、プラス電源、マイナス電源の２電源を使用す
る場合に関して行なう。
を形成して作成されるいわゆるＰウェル方式の相補型集
積回路で、プラス電源、マイナス電源の２電源を使用す
る場合に関して行なう。
プラス、マイナスの２電源を使用する場合、プラス電位
すなわち最高電位ＶＣＣと、マイナス電位すなわち最低
電位Ｖｓ５および中間電位としての接地電位ＧＮＤの３
種類の電位が存在することになる。
すなわち最高電位ＶＣＣと、マイナス電位すなわち最低
電位Ｖｓ５および中間電位としての接地電位ＧＮＤの３
種類の電位が存在することになる。
Ｐウェル方式においてこの３種類の電位を使用する場合
、必然的Ｇご第６図のごとくＮ型半導体基板１を■ｃｃ
電位に固定し、第１．第２のＰウェルをそれぞれ最低電
位Ｖ５Ｂと及び接地電位ＧＮＤに固定して使用すること
になる。すなわち、第６図のごと＜、Ｖｃｃに固定され
たＮ型半導体基板１にＰ＋型拡散層４を介してＧＮＤ電
位に固定される第１のＰウェル２と、Ｐ＋型拡散層５を
介してＶＳ５電位に固定される第２のＰウェル３が存在
し、第２のＰウェル３の中にはＧＮＤ電位に固定された
Ｎ＋拡散層８（例えばＮチャネルＭＯＳＴのソース又は
ドレイン）が存在する。又、Ｎ型半導体基板１の表面に
は、Ｖｃｃに接続された基板電位固定用のＮ＋拡散層９
と、同じ＜Ｖｃｃに接続されたＰ＋拡散層６（例えばＰ
チャネルＭＯＳＴのソース又はドレイン）が存在する。
、必然的Ｇご第６図のごとくＮ型半導体基板１を■ｃｃ
電位に固定し、第１．第２のＰウェルをそれぞれ最低電
位Ｖ５Ｂと及び接地電位ＧＮＤに固定して使用すること
になる。すなわち、第６図のごと＜、Ｖｃｃに固定され
たＮ型半導体基板１にＰ＋型拡散層４を介してＧＮＤ電
位に固定される第１のＰウェル２と、Ｐ＋型拡散層５を
介してＶＳ５電位に固定される第２のＰウェル３が存在
し、第２のＰウェル３の中にはＧＮＤ電位に固定された
Ｎ＋拡散層８（例えばＮチャネルＭＯＳＴのソース又は
ドレイン）が存在する。又、Ｎ型半導体基板１の表面に
は、Ｖｃｃに接続された基板電位固定用のＮ＋拡散層９
と、同じ＜Ｖｃｃに接続されたＰ＋拡散層６（例えばＰ
チャネルＭＯＳＴのソース又はドレイン）が存在する。
ここでＧＮＤ→Ｖｃｃ−＋ｖｓｓの順序で電位が固定さ
れたとする。
れたとする。
ＶＣＣ電位が固定された時点では、Ｖ５Ｓに接続された
第２のＰウェル３は、浮遊状態であるため、第２のＰウ
ェル３とＮ型半導体基板１との間の接合容Ｎ ｅ ｔに
よってＶＣＣに上ろうとする。この時第２のＰウェル３
内のＧＮＤ電位のＮ＋拡散層８は、順方向にバイアスさ
れてしまい第７図のごとく多量の電子が第２のＰウェル
３内に注入される。この電子は第２のＰウェル３内を拡
散し、Ｎ型半導体基板１内に流れ込んでしまう。
第２のＰウェル３は、浮遊状態であるため、第２のＰウ
ェル３とＮ型半導体基板１との間の接合容Ｎ ｅ ｔに
よってＶＣＣに上ろうとする。この時第２のＰウェル３
内のＧＮＤ電位のＮ＋拡散層８は、順方向にバイアスさ
れてしまい第７図のごとく多量の電子が第２のＰウェル
３内に注入される。この電子は第２のＰウェル３内を拡
散し、Ｎ型半導体基板１内に流れ込んでしまう。
基板内に流れ込んだ電子は基板電位固定用のＮ＋拡散層
９に向かって流れ基板抵抗Ｒ里によってＰ＋拡散層６近
傍の電位は下ってしまう、これによってＰ＋拡散層６と
、Ｎ型半導体基板１が順方向バイアス状態になり、ホー
ルが注入されると、寄生サイリスタがオンしたことにな
り、ラッチアップが発生してしまう。
９に向かって流れ基板抵抗Ｒ里によってＰ＋拡散層６近
傍の電位は下ってしまう、これによってＰ＋拡散層６と
、Ｎ型半導体基板１が順方向バイアス状態になり、ホー
ルが注入されると、寄生サイリスタがオンしたことにな
り、ラッチアップが発生してしまう。
この現象は、ＶＣＣ→Ｇ Ｎ Ｄ−４Ｖ ｓｓの順で電
位が固定された場合にも全く同様のメカニズムで発生す
る。従って、電源の投入順序を指定できない限り、致命
的な欠陥となってしまう。
位が固定された場合にも全く同様のメカニズムで発生す
る。従って、電源の投入順序を指定できない限り、致命
的な欠陥となってしまう。
上述した従来の相補型半導体集積回路のうち３種類の電
位を外部から供給する型のものは、電源投入の順序によ
って発生するラッチアップを防止する手段を有していな
いので使用上不便であり、誤まった使用により破壊され
るという信頼性上の欠点を有している。
位を外部から供給する型のものは、電源投入の順序によ
って発生するラッチアップを防止する手段を有していな
いので使用上不便であり、誤まった使用により破壊され
るという信頼性上の欠点を有している。
本発明の相補型半導体集積回路は、最高電位にバイアス
する第１の電圧供給端子に接続されたＮ型半導体基板に
それぞれ選択的に形成された第１、第２のＰウェルと、
前記第１．第２のＰウェルをそれぞれ中間電位及び最低
電位にバイアスする第２及び第３の電圧供給端子と、前
記第２のＰウェルの周囲を囲んで形成されたＮ型の高濃
度領域と、前記Ｎ型の高濃度領域を最高電位にバイアス
する電圧供給手段とを有している。
する第１の電圧供給端子に接続されたＮ型半導体基板に
それぞれ選択的に形成された第１、第２のＰウェルと、
前記第１．第２のＰウェルをそれぞれ中間電位及び最低
電位にバイアスする第２及び第３の電圧供給端子と、前
記第２のＰウェルの周囲を囲んで形成されたＮ型の高濃
度領域と、前記Ｎ型の高濃度領域を最高電位にバイアス
する電圧供給手段とを有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例の主要部を示す半導体チ
ップの断面模式図、第２図は第１図の第２のＰウェル近
傍のパターン・レイアウト図である。
ップの断面模式図、第２図は第１図の第２のＰウェル近
傍のパターン・レイアウト図である。
この実施例は最高電位ＶＣＣにバイアスする第１の電圧
供給端子（図示せず）に接続されたＮ型半導体基板１に
それぞれ選択的に形成された第１゜第２のＰウェル２，
３と、第１．第２のＰウェル２．３をそれぞれ中間電位
ＧＮＤ及び最低電位Ｖ８８にバイアスする第２及び第３
の電圧供給端子（図示せず）と、第２のＰウェル３の周
囲を囲んで形成されたＮ型の高濃度領域１０と、Ｎ型の
高濃度領域１０を最高電位にバイアスする電圧供給手段
（Ｎ型の高濃度領域１０であるＮ＋型型数散層■。Ｃを
与える端子とを接続する金属配線１１）とを有している
。
供給端子（図示せず）に接続されたＮ型半導体基板１に
それぞれ選択的に形成された第１゜第２のＰウェル２，
３と、第１．第２のＰウェル２．３をそれぞれ中間電位
ＧＮＤ及び最低電位Ｖ８８にバイアスする第２及び第３
の電圧供給端子（図示せず）と、第２のＰウェル３の周
囲を囲んで形成されたＮ型の高濃度領域１０と、Ｎ型の
高濃度領域１０を最高電位にバイアスする電圧供給手段
（Ｎ型の高濃度領域１０であるＮ＋型型数散層■。Ｃを
与える端子とを接続する金属配線１１）とを有している
。
換言すると、ｖｃｃ電位のＮ型半導体基板１上にＧＮＤ
電位の第１のＰウェル２と、■ｓｓ電位の第２のＰウェ
ル３が存在し、第２のＰウェル３内には、ＧＮＤ電位に
接続されたＮ＋＋散層８が存在する。又、Ｎ型半導体基
板１の表面にはＶＣＣに接続された基板電位固定用のＮ
＋＋散層９と、同じ＜Ｖｃｃに接続されたＰ＋拡散層６
が存在する。さらに、ＶＳＳ電位の第２のＰウェル３の
周囲を取り囲むように基板電位固定用のＮ＋＋散層（１
０）が存在する。なお、Ｎ＋＋散層７．８は例えばＮチ
ャネルＭＯ３Ｔのソース領域又はドレイン領域、Ｐ１拡
散層６はＰチャネルＭＯ３Ｔのソース領域又はトレイン
領域である。これらのＭＯＳＴそのものは便宜上図示し
ていない。
電位の第１のＰウェル２と、■ｓｓ電位の第２のＰウェ
ル３が存在し、第２のＰウェル３内には、ＧＮＤ電位に
接続されたＮ＋＋散層８が存在する。又、Ｎ型半導体基
板１の表面にはＶＣＣに接続された基板電位固定用のＮ
＋＋散層９と、同じ＜Ｖｃｃに接続されたＰ＋拡散層６
が存在する。さらに、ＶＳＳ電位の第２のＰウェル３の
周囲を取り囲むように基板電位固定用のＮ＋＋散層（１
０）が存在する。なお、Ｎ＋＋散層７．８は例えばＮチ
ャネルＭＯ３Ｔのソース領域又はドレイン領域、Ｐ１拡
散層６はＰチャネルＭＯ３Ｔのソース領域又はトレイン
領域である。これらのＭＯＳＴそのものは便宜上図示し
ていない。
ここで従来例のごと＜ＧＮＤ→ＶｃＣ→Ｖ５５の順で電
位を固定した場合を考える。ＧＮＤと■ｓｓが固定され
た時点で従来例の場合と同様第２のＰウェル３内のＮ＋
＋散層８から電子が注入される。
位を固定した場合を考える。ＧＮＤと■ｓｓが固定され
た時点で従来例の場合と同様第２のＰウェル３内のＮ＋
＋散層８から電子が注入される。
しかし、第２のＰウェル３の周囲には、基板電位固定用
のＮ＋＋散層（１０）が存在するなめに、この電子は、
Ｎ＋＋散層（１０）に吸収され、Ｐ１拡散層６近傍の基
板電位を下げることはなくなり、ラッチアップに至るこ
とはなくなる。このＮ１拡散層（１０）は第２図のごと
く第２のＰウェル３の周囲を完全に（底部を除く）囲む
ように形成すればすべての方向に対して注入電位の影響
はなくなりラッチアップを防止することができる。
のＮ＋＋散層（１０）が存在するなめに、この電子は、
Ｎ＋＋散層（１０）に吸収され、Ｐ１拡散層６近傍の基
板電位を下げることはなくなり、ラッチアップに至るこ
とはなくなる。このＮ１拡散層（１０）は第２図のごと
く第２のＰウェル３の周囲を完全に（底部を除く）囲む
ように形成すればすべての方向に対して注入電位の影響
はなくなりラッチアップを防止することができる。
第３図は本発明の第２の実施例の主要部を示す半導体チ
ップの断面模式図、第４図は第３図の第２のＰウェル近
傍のパターン・レイアウト図、第５図は第３のＰウェル
とその近傍のエネルギー・バンド図である。
ップの断面模式図、第４図は第３図の第２のＰウェル近
傍のパターン・レイアウト図、第５図は第３のＰウェル
とその近傍のエネルギー・バンド図である。
この実施例は、Ｎ型の高濃度領域１０の外側を囲んで第
３のＰウェル１４が設けられており、ウェル電位固定用
のＰ＋拡散層１４とＧＮＤ端子とは金属配線１５により
接続されている。
３のＰウェル１４が設けられており、ウェル電位固定用
のＰ＋拡散層１４とＧＮＤ端子とは金属配線１５により
接続されている。
このような構造をもっているので、第３のＰウェル１３
は、電子に対して第５図のごときポテンシャル障壁を形
成するため電子の流れを寒き収める効果があり、塞き収
められた注入電子はＮ＋＋散層（１０）から吸収され第
１の実施例よりさらに電子の吸収能力が向上し、ラッチ
アップ防止作用が改善される利点がある。
は、電子に対して第５図のごときポテンシャル障壁を形
成するため電子の流れを寒き収める効果があり、塞き収
められた注入電子はＮ＋＋散層（１０）から吸収され第
１の実施例よりさらに電子の吸収能力が向上し、ラッチ
アップ防止作用が改善される利点がある。
以上説明したごとく二種類の電源が、外部から供給され
て動作する相補型半導体集積回路において最低電位の島
状領域の周囲を囲むように基板電位固定用の高濃度領域
を形成することにより電源投入順序によって発生するラ
ッチアップは防止され、相補型半導体集積回路の信頼性
が改善される効果がある。
て動作する相補型半導体集積回路において最低電位の島
状領域の周囲を囲むように基板電位固定用の高濃度領域
を形成することにより電源投入順序によって発生するラ
ッチアップは防止され、相補型半導体集積回路の信頼性
が改善される効果がある。
第１図は本発明の第１の実施例の主要部を示す半導体チ
ップの断面模式図、第２図は第２のＰウェル近傍のパタ
ーン・レイアウト図、第３図は本発明の第２の実施例の
主要部を示す半導体チップの断面模式図、第４図は第２
のＰウェル近傍のパターン・レイアウト図、第５図は第
３のＰウェルとその近傍のエネルギー・バンド図、第６
図は従来例の主要部を示す半導体チップの断面模式図、
第７図は従来例のラッチアップ現象を説明するための半
導体チップの断面模式図である。 １・・・Ｎ型半導体基板、２・・・第１のＰウェル、３
・・・第２のＰウェル、４，５．６・・・Ｐ＋拡散層、
７．８．９・・・Ｎ＋拡散層、１０・・・Ｎ型の高濃度
領域、１１・・・金属配線、１２・・・コンタクト孔、
１３・・・第３のＰウェル、１４・・・Ｐ＋拡散層、１
５・・・金属配線、１６・・・コンタクト孔。 代理人 弁理士 内 原 晋・・：ｆ ｔｊ、７４（
、。 ′、− 駕１図 第２図 １６ コンタクト孔 第４図
ップの断面模式図、第２図は第２のＰウェル近傍のパタ
ーン・レイアウト図、第３図は本発明の第２の実施例の
主要部を示す半導体チップの断面模式図、第４図は第２
のＰウェル近傍のパターン・レイアウト図、第５図は第
３のＰウェルとその近傍のエネルギー・バンド図、第６
図は従来例の主要部を示す半導体チップの断面模式図、
第７図は従来例のラッチアップ現象を説明するための半
導体チップの断面模式図である。 １・・・Ｎ型半導体基板、２・・・第１のＰウェル、３
・・・第２のＰウェル、４，５．６・・・Ｐ＋拡散層、
７．８．９・・・Ｎ＋拡散層、１０・・・Ｎ型の高濃度
領域、１１・・・金属配線、１２・・・コンタクト孔、
１３・・・第３のＰウェル、１４・・・Ｐ＋拡散層、１
５・・・金属配線、１６・・・コンタクト孔。 代理人 弁理士 内 原 晋・・：ｆ ｔｊ、７４（
、。 ′、− 駕１図 第２図 １６ コンタクト孔 第４図
Claims (2)
- （１）最高電位にバイアスする第１の電圧供給端子に接
続されたＮ型半導体基板にそれぞれ選択的に形成された
第１、第２のＰウェルと、前記第１、第２のＰウェルを
それぞれ中間電位及び最低電位にバイアスする第２及び
第３の電圧供給端子と、前記第２のＰウェルの周囲を囲
んで形成されたＮ型の高濃度領域と、前記Ｎ型の高濃度
領域を最高電位にバイアスする電圧供給手段とを有する
ことを特徴とする相補型半導体集積回路。 - （２）Ｎ型の高濃度領域がその外側を囲んで設けられ、
中間電位にバイアスする他の電圧供給手段を備えた第３
のＰウェルを有する特許請求の範囲第（１）項記載の相
補型半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62155751A JPS63318767A (ja) | 1987-06-22 | 1987-06-22 | 相補型半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62155751A JPS63318767A (ja) | 1987-06-22 | 1987-06-22 | 相補型半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63318767A true JPS63318767A (ja) | 1988-12-27 |
Family
ID=15612621
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62155751A Pending JPS63318767A (ja) | 1987-06-22 | 1987-06-22 | 相補型半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63318767A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61116866A (ja) * | 1984-11-13 | 1986-06-04 | Nec Corp | 半導体集積回路装置 |
| JPS61283158A (ja) * | 1985-06-10 | 1986-12-13 | Nec Corp | 相補型ｍｏｓトランジスタ回路 |
-
1987
- 1987-06-22 JP JP62155751A patent/JPS63318767A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61116866A (ja) * | 1984-11-13 | 1986-06-04 | Nec Corp | 半導体集積回路装置 |
| JPS61283158A (ja) * | 1985-06-10 | 1986-12-13 | Nec Corp | 相補型ｍｏｓトランジスタ回路 |
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