JPS63287053A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS63287053A JPS63287053A JP62123258A JP12325887A JPS63287053A JP S63287053 A JPS63287053 A JP S63287053A JP 62123258 A JP62123258 A JP 62123258A JP 12325887 A JP12325887 A JP 12325887A JP S63287053 A JPS63287053 A JP S63287053A
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- 239000000758 substrate Substances 0.000 claims abstract description 44
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置に関し、特に寄生サイリス
タ効果を防止する相補型の半導体集積回路装置に関する
。
タ効果を防止する相補型の半導体集積回路装置に関する
。
一般に、相補型半導体集積回路装置においては、寄生的
に形成されたサイリスタ構造が存在する。ここで何らか
の原因によりこのサイリスタルーズにトリガがかかって
サイリスクがオン状態になると、大電流が流れ続け、ア
ルミ等の金属配線の溶断あるいはｐｎ接合の破壊などに
より集積回路が破損してしまうことがある。この現象は
ラッチアップ現象と呼ばれ、相補型半導体集積回路装置
においては非常に大きな問題である。従って、このラッ
チアップ現象の防止は相補型半導体集積回路装置におい
ては必須となっている。
に形成されたサイリスタ構造が存在する。ここで何らか
の原因によりこのサイリスタルーズにトリガがかかって
サイリスクがオン状態になると、大電流が流れ続け、ア
ルミ等の金属配線の溶断あるいはｐｎ接合の破壊などに
より集積回路が破損してしまうことがある。この現象は
ラッチアップ現象と呼ばれ、相補型半導体集積回路装置
においては非常に大きな問題である。従って、このラッ
チアップ現象の防止は相補型半導体集積回路装置におい
ては必須となっている。
一般に、このラッチアップ現象は、外部から集積回路装
置の入出力ピンに供給された外来雑音がトリガとなって
発生する場合が多く、この外来雑音によって発生するラ
ッチアップに対しては、多くの防止策が提案されている
。
置の入出力ピンに供給された外来雑音がトリガとなって
発生する場合が多く、この外来雑音によって発生するラ
ッチアップに対しては、多くの防止策が提案されている
。
しかしながら、三種類の電位を外部がら供給して動作さ
せる相補型半導体集積回路装置においては、前記以外の
特殊な要因により内部回路でラッチアップが発生してし
まうことがあり、このためラッチアップ現象対策の方法
によっては、著しくチップサイズを広げてしまう危険性
がある。従って、かかるラッチアップ発生機構の究明及
び対策法は非常に重要な問題となっている。
せる相補型半導体集積回路装置においては、前記以外の
特殊な要因により内部回路でラッチアップが発生してし
まうことがあり、このためラッチアップ現象対策の方法
によっては、著しくチップサイズを広げてしまう危険性
がある。従って、かかるラッチアップ発生機構の究明及
び対策法は非常に重要な問題となっている。
上述のごとく、三種類の電位が外部から供給されて動作
する相補型半導体集積回路装置においては、特殊な要因
、例えば、電源の投入順序の選び方によってもラッチア
ップ現象を発生する場合がある。
する相補型半導体集積回路装置においては、特殊な要因
、例えば、電源の投入順序の選び方によってもラッチア
ップ現象を発生する場合がある。
以下、かかるラッチアップ発生機構の一例を半導体集積
回路装置の断面を示す第５図および第６図を用いて説明
する。但し、この例においては、ｎ型基板にｐ型の島状
領域を形成して作成されるいわゆるｐウェル方式の半導
体集積回路装置を示し、また三種類の電位はＶｃｃ（正
電位）、ＧＮＤ電位、Ｖｓｓ（負電位）が外部から供給
されるものとする。
回路装置の断面を示す第５図および第６図を用いて説明
する。但し、この例においては、ｎ型基板にｐ型の島状
領域を形成して作成されるいわゆるｐウェル方式の半導
体集積回路装置を示し、また三種類の電位はＶｃｃ（正
電位）、ＧＮＤ電位、Ｖｓｓ（負電位）が外部から供給
されるものとする。
第５図に示すように、この場合必然的にｎ型半導体基板
１を最高電位ＶＣＣに、また基板１内に形成するｐ型島
状領域２および３（以下、ｐウェルと称ず。）をそれぞ
れＧＮＤ電位および最低電位Ｖ５ｇに各々接続して使用
する。従って、半導体基板１内にはＧＮＤ電位に接続さ
れたｐウェル２と、最低電位Ｖ５５に接続されたｐウェ
ル３とが存在することになる。また、ｐウェル２内には
ＧＮＤ電位に固定されたｐウェル電位固定用コンタクト
４およびｎ＋型型数散層６、且つｐウェル３内にはＶＳ
Ｓ電位に固定されたｐウェル電位固定用コンタクト５お
よびｎ＋型型数散層７存在し、更にｎ型基板上には■ｃ
ｃ電位に接続されたｐ＋型型数散層８よびｎ型基板電位
固定用コンタクト９がそれぞれ存在する。
１を最高電位ＶＣＣに、また基板１内に形成するｐ型島
状領域２および３（以下、ｐウェルと称ず。）をそれぞ
れＧＮＤ電位および最低電位Ｖ５ｇに各々接続して使用
する。従って、半導体基板１内にはＧＮＤ電位に接続さ
れたｐウェル２と、最低電位Ｖ５５に接続されたｐウェ
ル３とが存在することになる。また、ｐウェル２内には
ＧＮＤ電位に固定されたｐウェル電位固定用コンタクト
４およびｎ＋型型数散層６、且つｐウェル３内にはＶＳ
Ｓ電位に固定されたｐウェル電位固定用コンタクト５お
よびｎ＋型型数散層７存在し、更にｎ型基板上には■ｃ
ｃ電位に接続されたｐ＋型型数散層８よびｎ型基板電位
固定用コンタクト９がそれぞれ存在する。
ここで、例えばＧＮＤ→■ｓｓ→ＶＣＣの順に電位が供
給された場合を考える。
給された場合を考える。
第６図に示すように、まずＧＮＤ電位が固定された状態
で、次にＶ３ｇ電位を固定した場合、ｎ型基板１は未だ
Ｖｃｃ電位に固定されておらずフローティング状態にな
る。このｎ型基板１の電位は、ｐウェル２とｎ型基板１
の間の接合容量Ｃ１と、ｐウェル３とｎ型基板１の間の
接合容量Ｃ２との容量分割で決定されるため、ＶＳＳと
ＧＮＤの中間の電位になる。この時点で基板電位がＧＮ
Ｄ電位にあるｐウェル２とｎ型基板１で形成されるｐｎ
接合のビルトインポテンシャル以下に下がっていると、
このｐｎ接合が順方向となりｐウェル２から・多量のホ
ール（■）がｎ型基板１に注入される。更に、このｎ型
基板１に流れ込んだホール（Ｏ）はｐウェル３中に流れ
込み、ｐウェル３の電位固定用のコンタクト５いわゆる
ウェルコンタクトに向って流れ、ｎ＋型型数散層７近傍
電位を持ち上げる。そして、ｎ＋型型数散層７ｐウェル
３で形成されるｐｎ接合が順方向バイアスに致ると、ｎ
＋型型数散層７ら多量のエレクトロン（Ｏ）がｎ型基板
１に注入される。従って、ｎ型基板１には多量のエレク
トロン（Ｏ）が蓄積されることになる。この時点で最高
電位ＶＣＣ電位が印加固定されると、この過剰なエレク
トロンはｎ型基板１の電位固定用のコンタクト９、いわ
ゆるサブコンタクトに向かって流れる。このエレクトロ
ン流により、ｐ＋型型数散層８順方向バイアスに致ると
、このｐ＋型型数散層８らホールがｎ型基板１に注入さ
れ、このホールがｐウェル３内に流れ込んで■Ｓ！ｉ＋
ＶＣＣ電位間でラッチアップが発生してしまう。
で、次にＶ３ｇ電位を固定した場合、ｎ型基板１は未だ
Ｖｃｃ電位に固定されておらずフローティング状態にな
る。このｎ型基板１の電位は、ｐウェル２とｎ型基板１
の間の接合容量Ｃ１と、ｐウェル３とｎ型基板１の間の
接合容量Ｃ２との容量分割で決定されるため、ＶＳＳと
ＧＮＤの中間の電位になる。この時点で基板電位がＧＮ
Ｄ電位にあるｐウェル２とｎ型基板１で形成されるｐｎ
接合のビルトインポテンシャル以下に下がっていると、
このｐｎ接合が順方向となりｐウェル２から・多量のホ
ール（■）がｎ型基板１に注入される。更に、このｎ型
基板１に流れ込んだホール（Ｏ）はｐウェル３中に流れ
込み、ｐウェル３の電位固定用のコンタクト５いわゆる
ウェルコンタクトに向って流れ、ｎ＋型型数散層７近傍
電位を持ち上げる。そして、ｎ＋型型数散層７ｐウェル
３で形成されるｐｎ接合が順方向バイアスに致ると、ｎ
＋型型数散層７ら多量のエレクトロン（Ｏ）がｎ型基板
１に注入される。従って、ｎ型基板１には多量のエレク
トロン（Ｏ）が蓄積されることになる。この時点で最高
電位ＶＣＣ電位が印加固定されると、この過剰なエレク
トロンはｎ型基板１の電位固定用のコンタクト９、いわ
ゆるサブコンタクトに向かって流れる。このエレクトロ
ン流により、ｐ＋型型数散層８順方向バイアスに致ると
、このｐ＋型型数散層８らホールがｎ型基板１に注入さ
れ、このホールがｐウェル３内に流れ込んで■Ｓ！ｉ＋
ＶＣＣ電位間でラッチアップが発生してしまう。
本発明の目的は、かかる異なった電位間でのラッチアッ
プ現象を防止する半導体集積回路装置を提供することに
ある。
プ現象を防止する半導体集積回路装置を提供することに
ある。
本発明は、三種類の異なった電位をそれぞれ外部より供
給して動作させる半導体集積回路装置、すなわち、異な
った電位で固定された基板と導電型の島状領域が２種類
存在する半導体集積回路装置において、三種類のうち中
間の電位と最高電位とを供給される領域および前記基板
の間に保護用にｐｎ接合ダイオードを接続して構成され
る。
給して動作させる半導体集積回路装置、すなわち、異な
った電位で固定された基板と導電型の島状領域が２種類
存在する半導体集積回路装置において、三種類のうち中
間の電位と最高電位とを供給される領域および前記基板
の間に保護用にｐｎ接合ダイオードを接続して構成され
る。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図および第２図はともに本発明のラッチアップを防
止する第一の実施例を順を追って説明するための半導体
集積回路装置の断面図である。
止する第一の実施例を順を追って説明するための半導体
集積回路装置の断面図である。
第１図に示すように、本実施例はｎ型半導体基板１に二
つのｐウェル２および３を形成して作成されるｐウェル
方式の相補型半導体集積回路装置において、Ｖｃｃ（正
電位） 、 ＧＮ Ｄ 、 Ｖｓｓ （負電位）の３種
類の電位を外部から供給される場合の例である。ｐウェ
ル２にはｐウェル電位固定用コンタクト４とｎ＋型型数
散層６形成され、またｐウェル３−にはｐウェル電位固
定用コンタクト５とｎ＋型型数散層７形成される。更に
、ｎ型半導体基板１にはｎ型基板電位固定用コンタクト
９とｐ＋＋拡散Ｎ８が形成される。
つのｐウェル２および３を形成して作成されるｐウェル
方式の相補型半導体集積回路装置において、Ｖｃｃ（正
電位） 、 ＧＮ Ｄ 、 Ｖｓｓ （負電位）の３種
類の電位を外部から供給される場合の例である。ｐウェ
ル２にはｐウェル電位固定用コンタクト４とｎ＋型型数
散層６形成され、またｐウェル３−にはｐウェル電位固
定用コンタクト５とｎ＋型型数散層７形成される。更に
、ｎ型半導体基板１にはｎ型基板電位固定用コンタクト
９とｐ＋＋拡散Ｎ８が形成される。
次に、第２図に示すように、ここで、ＧＮＤ→ＶＳＳ→
■ｃｃの順に電位が供給されたとする。このとき、ＧＮ
Ｄ電位とＶＳＳ電位が投入された時点で基板１の電位は
ＧＮＤとＶＢ２の中間電位となるので、ＧＮＤ電位のｐ
ウェル２が順方向になってホールが基板１に注入される
。このホールの注入が防止されるか、或いは注入量が低
減できれば、ラッチアップの発生を防止することが可能
になる。
■ｃｃの順に電位が供給されたとする。このとき、ＧＮ
Ｄ電位とＶＳＳ電位が投入された時点で基板１の電位は
ＧＮＤとＶＢ２の中間電位となるので、ＧＮＤ電位のｐ
ウェル２が順方向になってホールが基板１に注入される
。このホールの注入が防止されるか、或いは注入量が低
減できれば、ラッチアップの発生を防止することが可能
になる。
このホール注入を防止するには、ＧＮＤ電位およびＶＨ
電位が供給された時点で、最高電位Ｖｃｃ電位をホール
注入が発生しない電位に固定するようにすればよい。そ
こでＧＮＤ電位とＶＣＣ電位の間にｐｎ接合ダイオード
Ｄ２を接続すれば、ＶＣＣ電位はダイオードＤ２によっ
て一段低い電位にクランプされる。
電位が供給された時点で、最高電位Ｖｃｃ電位をホール
注入が発生しない電位に固定するようにすればよい。そ
こでＧＮＤ電位とＶＣＣ電位の間にｐｎ接合ダイオード
Ｄ２を接続すれば、ＶＣＣ電位はダイオードＤ２によっ
て一段低い電位にクランプされる。
第３図は第２図に示す二つのダイオードの電流・電圧特
性図である。
性図である。
第３図に示すように、ダイオードＤ２の順方向Ｉ−Ｖ特
性を内部で形成されるｐｎ接合ダイオードＤ１の順方向
Ｉ−Ｖ特性と比較したとき、その立上りが急峻であれば
、ｐウェル２からｎ型基板１に注入されるホールを激減
させることができる。従って、この電源の投入順序によ
りラッチアップ現象は発生しなくなる。
性を内部で形成されるｐｎ接合ダイオードＤ１の順方向
Ｉ−Ｖ特性と比較したとき、その立上りが急峻であれば
、ｐウェル２からｎ型基板１に注入されるホールを激減
させることができる。従って、この電源の投入順序によ
りラッチアップ現象は発生しなくなる。
上述の第一の実施例ではラッチアップ保護用のダイオー
ドＤ２を外付けにする場合を説明したが、かかるダイオ
ードを保護される半導体集積回路装置の内部に形成すれ
ば、外付けのｐｎ接合ダイオードＤ２が必要なくなり部
品点数が減る利点がある。
ドＤ２を外付けにする場合を説明したが、かかるダイオ
ードを保護される半導体集積回路装置の内部に形成すれ
ば、外付けのｐｎ接合ダイオードＤ２が必要なくなり部
品点数が減る利点がある。
第４図は本発明の第二の実施例を説明するための上述し
たダイオードを同一基板内に形成した場合の半導体集積
回路装置の断面図である。
たダイオードを同一基板内に形成した場合の半導体集積
回路装置の断面図である。
第４図に示すように、ｎ型半導体基板１上にｐ＋型拡散
屑１０を形成し、周囲を基板電位固定用のコンタクト１
１で囲むようにしてｐｎ接合ダイオードＤ３を形成して
やればよい。ここで、このｐｎ接合ダイオードＤ３を形
成するｐ壁領域は高濃度ｐ＋型型数散層あること、及び
このｐ壁領域のすぐ近傍を囲むように基板電位固定用コ
ンタクトを形成していること等により、ｐｎ接合ダイオ
ードＤ３と直列に接続されるような寄生抵抗がダイオー
ドＤ１に比べて著しく小さくなる。また、ダイオードＤ
３の順方向Ｉ−Ｖ特性の立上りは、第３図に示すダイオ
ードＤ２と同様にダイオードＤ！よりも急峻になる。従
って、このようにダイオードＤ３を基板１上に形成した
場合も前述のｐｎ接合ダイオードＤ２を外付けにした場
合と同様の効果が期待できる。但し、このｐｎ接合ダイ
オードＤ９を内部に形成した場合は、このダイオードか
ら注入されたホールによってラッチアップが発生しない
ようにするため、ｐｎ接合ダイオードを半導体集積回路
装置のスペース的に空いている周辺等に形成し、図示し
ていないＶ５ｇ電位のｐウェルから遠ざける必要がある
。しかし、この場合でも、この保護用のｐｎ接合ダイオ
ードの周囲のみに注意を払ってレイアウトすればよいの
で、チップ面積等にはほとんど影響なくラッチアップ対
策を実現することができる。
屑１０を形成し、周囲を基板電位固定用のコンタクト１
１で囲むようにしてｐｎ接合ダイオードＤ３を形成して
やればよい。ここで、このｐｎ接合ダイオードＤ３を形
成するｐ壁領域は高濃度ｐ＋型型数散層あること、及び
このｐ壁領域のすぐ近傍を囲むように基板電位固定用コ
ンタクトを形成していること等により、ｐｎ接合ダイオ
ードＤ３と直列に接続されるような寄生抵抗がダイオー
ドＤ１に比べて著しく小さくなる。また、ダイオードＤ
３の順方向Ｉ−Ｖ特性の立上りは、第３図に示すダイオ
ードＤ２と同様にダイオードＤ！よりも急峻になる。従
って、このようにダイオードＤ３を基板１上に形成した
場合も前述のｐｎ接合ダイオードＤ２を外付けにした場
合と同様の効果が期待できる。但し、このｐｎ接合ダイ
オードＤ９を内部に形成した場合は、このダイオードか
ら注入されたホールによってラッチアップが発生しない
ようにするため、ｐｎ接合ダイオードを半導体集積回路
装置のスペース的に空いている周辺等に形成し、図示し
ていないＶ５ｇ電位のｐウェルから遠ざける必要がある
。しかし、この場合でも、この保護用のｐｎ接合ダイオ
ードの周囲のみに注意を払ってレイアウトすればよいの
で、チップ面積等にはほとんど影響なくラッチアップ対
策を実現することができる。
以上説明した二つの実施例においてはｎ型基板の例をと
り上げ説明したが、ｐ型基板の場合もウェル及びそれぞ
れの高濃度拡散層を逆導電型にすることにより実現する
ことができる。
り上げ説明したが、ｐ型基板の場合もウェル及びそれぞ
れの高濃度拡散層を逆導電型にすることにより実現する
ことができる。
以上説明したように、本発明は外部より三種類の電位が
供給されて動作する半導体集積回路装置において、三種
類の電位のうち中間の電位と最高電位とを供給される領
域の間にｐｎ接合ダイオードを接続することにより、電
源投入の順序によって発生するラッチアップ現象を防止
できるという効果がある。
供給されて動作する半導体集積回路装置において、三種
類の電位のうち中間の電位と最高電位とを供給される領
域の間にｐｎ接合ダイオードを接続することにより、電
源投入の順序によって発生するラッチアップ現象を防止
できるという効果がある。
第１図および第２図はそれぞれ本発明の第一の実施例を
順を追って説明するための半導体集積回路装置の断面図
、第３図仲第２図に示すダイオードの順方向電流・電圧
特性図、第４図は本発明の第二の実施例を説明するため
のダイオードを同一基板上に形成した場合の半導体集積
回路装置の断面図、第５図及び第６図はそれぞれ従来の
一例を順を追って説明するための半導体集積回路装置の
断面図である。 １・・・ｎ型半導体基板、２．３・・・ｐ型島状領域（
ｐウェル）、４．５・・・ｐウェル電位固定用コンタク
ト、６，７・・・ｎ＋型型数散層８，１０・・・ｐ４型
拡散層、９，１１・・・ｎ型基板電位固定用コンタクト
。 第１ 切 第２ 図
順を追って説明するための半導体集積回路装置の断面図
、第３図仲第２図に示すダイオードの順方向電流・電圧
特性図、第４図は本発明の第二の実施例を説明するため
のダイオードを同一基板上に形成した場合の半導体集積
回路装置の断面図、第５図及び第６図はそれぞれ従来の
一例を順を追って説明するための半導体集積回路装置の
断面図である。 １・・・ｎ型半導体基板、２．３・・・ｐ型島状領域（
ｐウェル）、４．５・・・ｐウェル電位固定用コンタク
ト、６，７・・・ｎ＋型型数散層８，１０・・・ｐ４型
拡散層、９，１１・・・ｎ型基板電位固定用コンタクト
。 第１ 切 第２ 図
Claims (2)
- （１）一導電型の半導体基板と前記基板内に形成した逆
導電型の二つの島状領域とに三種類の異なった電位をそ
れぞれ外部より供給して動作させる半導体集積回路装置
において、前記三種類のうち中間の電位と最高電位とを
供給される領域および前記基板間に保護用ｐｎ接合ダイ
オードを接続したことを特徴とする半導体集積回路装置
。 - （２）ｐｎ接合ダイオードを逆導電型島状領域と同一の
基板上に形成した特許請求の範囲第（１）項記載の半導
体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62123258A JPS63287053A (ja) | 1987-05-19 | 1987-05-19 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62123258A JPS63287053A (ja) | 1987-05-19 | 1987-05-19 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63287053A true JPS63287053A (ja) | 1988-11-24 |
Family
ID=14856117
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62123258A Pending JPS63287053A (ja) | 1987-05-19 | 1987-05-19 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63287053A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007139664A (ja) * | 2005-11-21 | 2007-06-07 | Nec Electronics Corp | 電池電圧監視装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61116866A (ja) * | 1984-11-13 | 1986-06-04 | Nec Corp | 半導体集積回路装置 |
| JPS61283158A (ja) * | 1985-06-10 | 1986-12-13 | Nec Corp | 相補型ｍｏｓトランジスタ回路 |
-
1987
- 1987-05-19 JP JP62123258A patent/JPS63287053A/ja active Pending
Patent Citations (2)
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| JPS61116866A (ja) * | 1984-11-13 | 1986-06-04 | Nec Corp | 半導体集積回路装置 |
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