JPS63311805A - レベルシフト回路 - Google Patents
レベルシフト回路Info
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- JPS63311805A JPS63311805A JP62147647A JP14764787A JPS63311805A JP S63311805 A JPS63311805 A JP S63311805A JP 62147647 A JP62147647 A JP 62147647A JP 14764787 A JP14764787 A JP 14764787A JP S63311805 A JPS63311805 A JP S63311805A
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- 230000000694 effects Effects 0.000 abstract description 6
- 101150015217 FET4 gene Proteins 0.000 abstract description 3
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- 238000009792 diffusion process Methods 0.000 description 1
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- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は多値論理回路に用いられ、ＭＯＳ型電界効果ト
ランジスタ（以降ＭＯＳ型ＦＥＴと記す）により構成さ
れるレベルシフト回路に関する。
ランジスタ（以降ＭＯＳ型ＦＥＴと記す）により構成さ
れるレベルシフト回路に関する。
近年、半導体集積回路装置は高集積化、高密度化、多機
能化が一段と進み、多種の分野に適用されるに到ってい
る。多種の機能の集積化に伴ない、半導体集積回路装置
はチップ面積の拡大、入出力端子数の増加の一途をたど
っており、半導体集積回路のパッケージも大きなものと
なってきている。その結果、プリント基板への実装密度
の低下や、チップ面積とパッケージ寸法とに依存する半
導体チップの破損の問題が生じ、チップおよびパッケー
ジをより小さくする工夫か必要となっている。
能化が一段と進み、多種の分野に適用されるに到ってい
る。多種の機能の集積化に伴ない、半導体集積回路装置
はチップ面積の拡大、入出力端子数の増加の一途をたど
っており、半導体集積回路のパッケージも大きなものと
なってきている。その結果、プリント基板への実装密度
の低下や、チップ面積とパッケージ寸法とに依存する半
導体チップの破損の問題が生じ、チップおよびパッケー
ジをより小さくする工夫か必要となっている。
〉値論理回路は、このような背景より提案されているも
のであり、例えば論理入力に３値の論理レベルを持たせ
ることにより、入力端子数を削減するものである。この
３値の論理レベルは、例えば５Ｖ系のＣ−ＭＯＳ型を導
体集積回路装置では０〜２．５ Ｖ、２．５〜５Ｖ、
５Ｖ以上の電位を設定することで実現されており、この
５ｖ以上の電位の検出手段としてレベルシフト回路が利
用される。
のであり、例えば論理入力に３値の論理レベルを持たせ
ることにより、入力端子数を削減するものである。この
３値の論理レベルは、例えば５Ｖ系のＣ−ＭＯＳ型を導
体集積回路装置では０〜２．５ Ｖ、２．５〜５Ｖ、
５Ｖ以上の電位を設定することで実現されており、この
５ｖ以上の電位の検出手段としてレベルシフト回路が利
用される。
従来、この種のレベルシフト回路としては、本発明者が
提案した特願昭５９−２３３８０７号がある。この従来
のレベルシフト回路について第４図を参照して説明する
。ＭＯＳ型ＦＥＴ３は、ゲート電極とドレイン電極とが
入力端子１４に接続され、ソース電極がＦＥＴ２のゲー
ト電極に接続されている。ＭＯＳ型ＦＥＴ２は、ドレイ
ン電極、ソース電極がそれぞれ電源端１３、出力端１２
に接続されている。ＭＯ３型ＦＥＴＩは、トレイン電極
が出力端子１２にソース電極がアースにそれぞれ接続さ
れ、ケート電極か′ポ源電位等の適当なバイアス源に接
続されている。この回路の負荷となっているＭＯ５型Ｆ
ＥＴＩは多結晶シリコン抵抗、拡散抵抗、イオン注入抵
抗等の抵抗素子により構成することも可能である。
提案した特願昭５９−２３３８０７号がある。この従来
のレベルシフト回路について第４図を参照して説明する
。ＭＯＳ型ＦＥＴ３は、ゲート電極とドレイン電極とが
入力端子１４に接続され、ソース電極がＦＥＴ２のゲー
ト電極に接続されている。ＭＯＳ型ＦＥＴ２は、ドレイ
ン電極、ソース電極がそれぞれ電源端１３、出力端１２
に接続されている。ＭＯ３型ＦＥＴＩは、トレイン電極
が出力端子１２にソース電極がアースにそれぞれ接続さ
れ、ケート電極か′ポ源電位等の適当なバイアス源に接
続されている。この回路の負荷となっているＭＯ５型Ｆ
ＥＴＩは多結晶シリコン抵抗、拡散抵抗、イオン注入抵
抗等の抵抗素子により構成することも可能である。
次に、第４図のレベルシフト回路の動作について第５図
に示すＭＯ３型ＦＥＴの電流−電圧特性図を参照して説
明する。入力端子１４に入力電圧Ｖ１１が印加されたと
きのＭＯＳ型ＦＥＴ２，３により合成された電流−電圧
特性は特性曲線２１のようになり、入力端子１４に入力
電圧■１１よりも高い入力端子ＶＨ２が印加されたとき
のＭ ＯＳ型ＦＥＴ２．３により合成された電流−電圧
特性は特性曲線２２のようになる。出力端７′＋２の電
圧に対するＭＯ５型ＦＥＴＩに流れる電流の特性は特性
面Ｈ２３のようになる。したがって、入力端子１４に入
力電圧Ｖｌｌ、Ｖ１２が印加された時の出力端子１２に
表われる出力電圧は、特性曲線ｚ３と特性曲線２１．２
２の交点Ａ、Ｂで示される。出力端子Ｉ２よりの出力を
入力する反転増幅器（図示せず）は、出力端子１ｚの出
力か論理閾値を越えると、反転増幅器の出力を反転する
。ＭＯＳ型ＦＥＴ３はゲート電極とドレイン電極とが入
力端子１４に接続されているため、そのソース電極には
入力端子１４に印加される入力端子に対し、ＭＯＳ型Ｆ
ＥＴ３の閾値電圧分だけ低い電圧が表われる。したがっ
て、ＭＯ５型ＦＥＴＥ、３による回路は、ＭＯＳ型ＦＥ
Ｔ２゜３の閾値電圧の和で表わされる閾値を持つ１個の
ＭＯ５型ＦＥＴによるソースフォロア回路と等価である
と考えることができる。
に示すＭＯ３型ＦＥＴの電流−電圧特性図を参照して説
明する。入力端子１４に入力電圧Ｖ１１が印加されたと
きのＭＯＳ型ＦＥＴ２，３により合成された電流−電圧
特性は特性曲線２１のようになり、入力端子１４に入力
電圧■１１よりも高い入力端子ＶＨ２が印加されたとき
のＭ ＯＳ型ＦＥＴ２．３により合成された電流−電圧
特性は特性曲線２２のようになる。出力端７′＋２の電
圧に対するＭＯ５型ＦＥＴＩに流れる電流の特性は特性
面Ｈ２３のようになる。したがって、入力端子１４に入
力電圧Ｖｌｌ、Ｖ１２が印加された時の出力端子１２に
表われる出力電圧は、特性曲線ｚ３と特性曲線２１．２
２の交点Ａ、Ｂで示される。出力端子Ｉ２よりの出力を
入力する反転増幅器（図示せず）は、出力端子１ｚの出
力か論理閾値を越えると、反転増幅器の出力を反転する
。ＭＯＳ型ＦＥＴ３はゲート電極とドレイン電極とが入
力端子１４に接続されているため、そのソース電極には
入力端子１４に印加される入力端子に対し、ＭＯＳ型Ｆ
ＥＴ３の閾値電圧分だけ低い電圧が表われる。したがっ
て、ＭＯ５型ＦＥＴＥ、３による回路は、ＭＯＳ型ＦＥ
Ｔ２゜３の閾値電圧の和で表わされる閾値を持つ１個の
ＭＯ５型ＦＥＴによるソースフォロア回路と等価である
と考えることができる。
上述した従来のレベルシフト回路は、出力端子１２に対
して、アース側はＭＯ３型ＦＥＴＩの１個の閾値電圧の
影響を受け、入力端子１４側はＭＯＳ型ＦＥＴ２，３の
２個の閾値電圧の影響を受け、温度に関してこの影響を
述べると下記のような欠点がある。
して、アース側はＭＯ３型ＦＥＴＩの１個の閾値電圧の
影響を受け、入力端子１４側はＭＯＳ型ＦＥＴ２，３の
２個の閾値電圧の影響を受け、温度に関してこの影響を
述べると下記のような欠点がある。
通常、半導体集積回路の動作温度範囲は一り０℃〜＋８
５℃程度でありＭＯ３型ＦＥＴの閾値電圧の温度係数は
−１，５〜２．５ｍｖ／℃であるため、ＭＯＳ型ＦＥＴ
２，３の合成によるＭＯ３型ＦＥＴの閾値電圧は約０．
３ｖ変化する。したがって、従来のレベルシフト回路は
、その論理出力を受ける反転増幅器の論理閾値が同様に
変化しない限り、入力閾値が周囲温度に対して変化し、
設計上、動作上、種々の制約を受ける。
５℃程度でありＭＯ３型ＦＥＴの閾値電圧の温度係数は
−１，５〜２．５ｍｖ／℃であるため、ＭＯＳ型ＦＥＴ
２，３の合成によるＭＯ３型ＦＥＴの閾値電圧は約０．
３ｖ変化する。したがって、従来のレベルシフト回路は
、その論理出力を受ける反転増幅器の論理閾値が同様に
変化しない限り、入力閾値が周囲温度に対して変化し、
設計上、動作上、種々の制約を受ける。
本発明のレベルシフト回路は、
チャネルの一端が出力端子に接続され、ゲートがバイア
スされアクティブ状態になっている第１０ＦＥＴと、 チャネルの一端が出力端子に接続され、ゲートがバイア
スされアクティブ状態になっている第１のＦＥＴと、 チャネルの一端が電源端子に接続され、チャネルの他端
が出力端子に接続された第２０ＦＥＴチャネルの一端か
自己のケートと接続され、チャネルの他端か第２のＦＥ
Ｔのゲートに接続された第３のＦＥＴと、 前記接続状態にある第３のＦＥＴと同じ電気特性と温度
特性とを有する半導体素子が１個または２個以上直列接
続され、その一端が第１のＦＥＴのチャネルの他端に、
他の一端がアースに接続された出力負荷素子と、出力負
荷素子を構成する半導体素子数が１個の場合は多値論理
レベルの入力信号を入力する入力端子が第３のＦＥＴの
ゲートに接続され、２個以上の場合は前記接続状態にあ
る第３のＦＥＴと同じ電気特性と温度特性とを有する半
導体素子が出力負荷素子を構成する個数より１個だけ少
ない個数たけ直列接続され、その一端が航記入力端子に
、他端が第３のＦＥＴのゲートに接続される入力回路と
からなる温度補償回路とを存する。
スされアクティブ状態になっている第１０ＦＥＴと、 チャネルの一端が出力端子に接続され、ゲートがバイア
スされアクティブ状態になっている第１のＦＥＴと、 チャネルの一端が電源端子に接続され、チャネルの他端
が出力端子に接続された第２０ＦＥＴチャネルの一端か
自己のケートと接続され、チャネルの他端か第２のＦＥ
Ｔのゲートに接続された第３のＦＥＴと、 前記接続状態にある第３のＦＥＴと同じ電気特性と温度
特性とを有する半導体素子が１個または２個以上直列接
続され、その一端が第１のＦＥＴのチャネルの他端に、
他の一端がアースに接続された出力負荷素子と、出力負
荷素子を構成する半導体素子数が１個の場合は多値論理
レベルの入力信号を入力する入力端子が第３のＦＥＴの
ゲートに接続され、２個以上の場合は前記接続状態にあ
る第３のＦＥＴと同じ電気特性と温度特性とを有する半
導体素子が出力負荷素子を構成する個数より１個だけ少
ない個数たけ直列接続され、その一端が航記入力端子に
、他端が第３のＦＥＴのゲートに接続される入力回路と
からなる温度補償回路とを存する。
したかって、出力端子とアース間、出力端子と入力端子
間にある温度に対して特性変化をする半導体素子の数は
同数となり、またこれら半導体素ｆは同し温度特性を有
するので、人力閾値電圧の温度に対する変動は相殺され
、人力閾値電圧は温度変化に対し一定となる。
間にある温度に対して特性変化をする半導体素子の数は
同数となり、またこれら半導体素ｆは同し温度特性を有
するので、人力閾値電圧の温度に対する変動は相殺され
、人力閾値電圧は温度変化に対し一定となる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明のレベルシフト回路の第１の実施例を示
す回路図である。
す回路図である。
本実施例は第４図の従来のレベルシフト回路と、そのＭ
ＯＳ型ＦＥＴＩのソース電極にゲート電極とドレイン電
極とが接続され、ソース電極かアースに接続されたＭＯ
Ｓ型ＦＥＴ４とで構成されている。
ＯＳ型ＦＥＴＩのソース電極にゲート電極とドレイン電
極とが接続され、ソース電極かアースに接続されたＭＯ
Ｓ型ＦＥＴ４とで構成されている。
ＭＯＳ型ＦＥＴ４は、ＭＯＳ型ＦＥＴ３と同じ状態に接
続されているので温度に対する特性の変動は類似のもの
となる。したがりて、この第１の実施例においては、出
力端子１２に対して、入力端子１４側はＭＯＳ型ＦＥＴ
２．３の２個分の閾値の影響があり、アース側も同様に
ＭＯＳ型ＦＥＴ１．４．２個分の閾値の影舌がある。そ
の結果として、レベルシフト回路の入力閾値電圧の温度
変動は相殺され、従来例にくらべ軽減される。つまり、
ＭＯＳ型ＦＥＴ４が温度補償を行っている。
続されているので温度に対する特性の変動は類似のもの
となる。したがりて、この第１の実施例においては、出
力端子１２に対して、入力端子１４側はＭＯＳ型ＦＥＴ
２．３の２個分の閾値の影響があり、アース側も同様に
ＭＯＳ型ＦＥＴ１．４．２個分の閾値の影舌がある。そ
の結果として、レベルシフト回路の入力閾値電圧の温度
変動は相殺され、従来例にくらべ軽減される。つまり、
ＭＯＳ型ＦＥＴ４が温度補償を行っている。
第２図は本発明の第２の実施例を示す回路図である。
本実施例は、第１の実施例におけるＭＯＳ型ＦＥＴ４と
同様なＭＯＳ型ＦＥＴ５，６をそれぞれ第１の実施例の
回路の入力端子１４とＭＯ３型ＦＥＴ３間、ＭＯＳ型Ｆ
ＥＴ４とアース間に挿入して構成されている。
同様なＭＯＳ型ＦＥＴ５，６をそれぞれ第１の実施例の
回路の入力端子１４とＭＯ３型ＦＥＴ３間、ＭＯＳ型Ｆ
ＥＴ４とアース間に挿入して構成されている。
したがって、ＭＯＳ型ＦＥＴ２，３．５は等価的に、３
倍の閾値電圧を持つ１個のＭＯ５型ＦＥＴによるソース
フォロア回路と解釈される。温度補償素子として、ゲー
ト電極とドレイン電極とを接続したＭＯＳ型ＦＥＴ４，
６が直列接続されて、ＭＯＳ型ＦＥＴ５とともに、ＭＯ
Ｓ型ＦＥＴ１．２．３の温度特性の補償を行なっている
。
倍の閾値電圧を持つ１個のＭＯ５型ＦＥＴによるソース
フォロア回路と解釈される。温度補償素子として、ゲー
ト電極とドレイン電極とを接続したＭＯＳ型ＦＥＴ４，
６が直列接続されて、ＭＯＳ型ＦＥＴ５とともに、ＭＯ
Ｓ型ＦＥＴ１．２．３の温度特性の補償を行なっている
。
第３図は本発明の第３の実施例を示す回路図である。
本実施例は第１の実施例のＭＯＳ型ＦＥＴ４が順方向バ
イアス状態で動作するよう接続されたＰＮ接合ダイオー
ド７で置換えられている。
イアス状態で動作するよう接続されたＰＮ接合ダイオー
ド７で置換えられている。
ＰＮ接合ダイオードは、当業者には周知のように約−２
＋ｎｖ／℃の温度係数を持っており、ＭＯ５型ＦＥＴの
閾値電圧の温度係数を補償することが可能である。なお
、このＰＮ接合ダイオードは、例えばＣ−ＭＯ５半導体
集積回路装置中では、−導電型のウェル領域と反対導電
型のソース・ドレイン拡散領域との間に構成されるＰＮ
接合を利用するもので、新たな工程の追加を必要とする
ものではない。
＋ｎｖ／℃の温度係数を持っており、ＭＯ５型ＦＥＴの
閾値電圧の温度係数を補償することが可能である。なお
、このＰＮ接合ダイオードは、例えばＣ−ＭＯ５半導体
集積回路装置中では、−導電型のウェル領域と反対導電
型のソース・ドレイン拡散領域との間に構成されるＰＮ
接合を利用するもので、新たな工程の追加を必要とする
ものではない。
第１．第２の実施例において、ＭＯＳ型ＦＥＴ４．５．
６は、ゲート電極がトレイン電極に接続されているもの
として説明してきたが、適当なバイアス源に接続するこ
とも可能である。なお、これら実施例を実験したところ
温度に対する変動は従来例に比較し５０％に軽減するこ
とができた。
６は、ゲート電極がトレイン電極に接続されているもの
として説明してきたが、適当なバイアス源に接続するこ
とも可能である。なお、これら実施例を実験したところ
温度に対する変動は従来例に比較し５０％に軽減するこ
とができた。
以上説明したように本発明は、出力端子に対して、アー
ス側と入力端子側の温度特性に影響を与える素子数を同
一にして、出力端子に対するアース側と入力端子側の温
度特性を同一にすることにより、入力量値電圧の温度に
対する変動を相殺させ、設計上、使用上の自由度を拡大
できる効果がある。
ス側と入力端子側の温度特性に影響を与える素子数を同
一にして、出力端子に対するアース側と入力端子側の温
度特性を同一にすることにより、入力量値電圧の温度に
対する変動を相殺させ、設計上、使用上の自由度を拡大
できる効果がある。
路の第１．第２．第３の実施例を示す回路図、第４図は
従来例を示す回路図、第５図は第４図の従来例の動作を
示す特性図である。
従来例を示す回路図、第５図は第４図の従来例の動作を
示す特性図である。
１．２．〜．６−・・・−ＭＯ３型ＦＥＴ、７−−−−
−− Ｐ Ｎ接合ダイオード、１１−−−−−−ゲート
端、 １２・−・・・出力端子、！ ３−−−−−
−電源端子、 ＋４・・・・・・入力端子。
−− Ｐ Ｎ接合ダイオード、１１−−−−−−ゲート
端、 １２・−・・・出力端子、！ ３−−−−−
−電源端子、 ＋４・・・・・・入力端子。
Claims (1)
- 【特許請求の範囲】 チャネルの一端が出力端子に接続され、ゲートがバイア
スされアクティブ状態になっている第１のＦＥＴと、 チャネルの一端が電源端子に接続され、チャネルの他端
が出力端子に接続された第２のＦＥＴと、 チャネルの一端が自己のゲートと接続され、チャネルの
他端が第２のＦＥＴのゲートに接続された第３のＦＥＴ
と、 前記接続状態にある第３のＦＥＴと同じ電気特性と温度
特性とを有する半導体素子が１個または２個以上直列接
続され、その一端が第１のＦＥＴのチャネルの他端に、
他の一端がアースに接続された出力負荷素子と、出力負
荷素子を構成する半導体素子数が１個の場合は多値論理
レベルの入力信号を入力する入力端子が第３のＦＥＴの
ゲートに接続され、２個以上の場合は前記接続状態にあ
る第３のＦＥＴと同じ電気特性と温度特性とを有する半
導体素子が出力負荷素子を構成する個数より１個だけ少
ない個数だけ直列接続され、その一端が前記入力端子に
、他端が第３のＦＥＴのゲートに接続される入力回路と
からなる温度補償回路とを有するレベルシフト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62147647A JPH0732358B2 (ja) | 1987-06-12 | 1987-06-12 | レベルシフト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62147647A JPH0732358B2 (ja) | 1987-06-12 | 1987-06-12 | レベルシフト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63311805A true JPS63311805A (ja) | 1988-12-20 |
| JPH0732358B2 JPH0732358B2 (ja) | 1995-04-10 |
Family
ID=15435073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62147647A Expired - Lifetime JPH0732358B2 (ja) | 1987-06-12 | 1987-06-12 | レベルシフト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0732358B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6051993A (en) * | 1993-02-19 | 2000-04-18 | Mitsubishi Denki Kabushiki Kaisha | Level shift circuit compensating for circuit element characteristic variations |
-
1987
- 1987-06-12 JP JP62147647A patent/JPH0732358B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6051993A (en) * | 1993-02-19 | 2000-04-18 | Mitsubishi Denki Kabushiki Kaisha | Level shift circuit compensating for circuit element characteristic variations |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0732358B2 (ja) | 1995-04-10 |
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