JPS63311742A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS63311742A JPS63311742A JP14760087A JP14760087A JPS63311742A JP S63311742 A JPS63311742 A JP S63311742A JP 14760087 A JP14760087 A JP 14760087A JP 14760087 A JP14760087 A JP 14760087A JP S63311742 A JPS63311742 A JP S63311742A
- Authority
- JP
- Japan
- Prior art keywords
- metal wiring
- insulating film
- interlayer insulating
- wiring
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 14
- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 229910052751 metal Inorganic materials 0.000 claims abstract description 56
- 239000002184 metal Substances 0.000 claims abstract description 56
- 239000011229 interlayer Substances 0.000 claims abstract description 23
- 238000010438 heat treatment Methods 0.000 claims abstract description 8
- 239000000758 substrate Substances 0.000 abstract description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 12
- 229910052710 silicon Inorganic materials 0.000 abstract description 12
- 239000010703 silicon Substances 0.000 abstract description 12
- 230000001681 protective effect Effects 0.000 abstract description 6
- 238000000034 method Methods 0.000 abstract description 5
- 229910052782 aluminium Inorganic materials 0.000 abstract description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 4
- 230000015572 biosynthetic process Effects 0.000 abstract description 4
- 238000002955 isolation Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 abstract 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- AZDRQVAHHNSJOQ-UHFFFAOYSA-N alumane Chemical group [AlH3] AZDRQVAHHNSJOQ-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000005324 grain boundary diffusion Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 235000021110 pickles Nutrition 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体基板上に多層配線を形成した半導体装置
の製造方法に関するものである。
の製造方法に関するものである。
従来の技術
近年、半導体集積回路の高集積化によるチップサイズの
大型化、配線長の増加に対応するために、多層配線技術
が広く利用されるようになってきた。
大型化、配線長の増加に対応するために、多層配線技術
が広く利用されるようになってきた。
以下に従来の多層配線技術を用いた半導体装置の製造方
法について説明する。
法について説明する。
第２図は従来の多層配線技術を用いた半導体装置の金属
配線部分の断面図である。第２図において、１はシリコ
ン基板、２はフィールド酸化膜、３は第１金属配線、４
は層間絶縁膜、５は第２金属配線、６は保護膜、７はス
ルーホール、８は第１金属配線のヒロックである。従来
の多層配線の製造方法は、所定の素子を形成したシリコ
ン基板１と、それに被着したフィールド酸化膜２の上に
、アルミニウムまたはアルミニウムに少量のシリコンや
銅を混入した合金を被着し、選択エツチングにより第１
金属配置１ＩＡ３を形成する。次に、所定の接続個所で
第１金属配線３とシリコン基板１のオーミックコンタク
トを得るために３５０℃〜４５０℃の熱処理を施す。次
に、気相成長によるリンガラス（ＰＳＧ）やプラズマＣ
ＶＤによるナイトライド（Ｐ−３ｉＮ）で形成した層間
絶縁膜４を介して、第２金属配線５を形成する。そして
、最表部には保護膜６を設ける。
配線部分の断面図である。第２図において、１はシリコ
ン基板、２はフィールド酸化膜、３は第１金属配線、４
は層間絶縁膜、５は第２金属配線、６は保護膜、７はス
ルーホール、８は第１金属配線のヒロックである。従来
の多層配線の製造方法は、所定の素子を形成したシリコ
ン基板１と、それに被着したフィールド酸化膜２の上に
、アルミニウムまたはアルミニウムに少量のシリコンや
銅を混入した合金を被着し、選択エツチングにより第１
金属配置１ＩＡ３を形成する。次に、所定の接続個所で
第１金属配線３とシリコン基板１のオーミックコンタク
トを得るために３５０℃〜４５０℃の熱処理を施す。次
に、気相成長によるリンガラス（ＰＳＧ）やプラズマＣ
ＶＤによるナイトライド（Ｐ−３ｉＮ）で形成した層間
絶縁膜４を介して、第２金属配線５を形成する。そして
、最表部には保護膜６を設ける。
ところで、この多層配線構造においては、層間絶縁膜４
に形成された所定のスルーホール７による第１金属配線
３と第２金属配線５との接続部以外では、第１金属配線
３を流れる電流と第２金属配置５とを流れる電流が層間
絶縁膜４により完全に絶縁されている。
に形成された所定のスルーホール７による第１金属配線
３と第２金属配線５との接続部以外では、第１金属配線
３を流れる電流と第２金属配置５とを流れる電流が層間
絶縁膜４により完全に絶縁されている。
発明が解決しようとする問題点
しかしながら７前記の従来の製造方法では、第１金属配
線３を熱処理する時、アルミニウム原子の粒界拡散や内
部ストレスの影響によりヒロック８が発生し、このヒロ
ック８上の層間絶縁膜４が異常成長する。
線３を熱処理する時、アルミニウム原子の粒界拡散や内
部ストレスの影響によりヒロック８が発生し、このヒロ
ック８上の層間絶縁膜４が異常成長する。
このような状態で、次に層間絶縁膜４にスルーホール形
成のエツチングを行うと、居間絶縁膜４の異常成長部分
がエングされたり、または、第２金属配線５を被着する
と、ヒロックの周辺に電界が集中して絶縁破壊し、第１
金属配線３と第２金属配線５とが短絡しやすいという問
題を有していた。
成のエツチングを行うと、居間絶縁膜４の異常成長部分
がエングされたり、または、第２金属配線５を被着する
と、ヒロックの周辺に電界が集中して絶縁破壊し、第１
金属配線３と第２金属配線５とが短絡しやすいという問
題を有していた。
本発明は前記従来の問題点を解決するもので、第１金属
配線と、層間絶縁膜を介して交叉する第２金属配線とを
確実に絶縁する半導体装置の製造方法を提供することを
目的とする。
配線と、層間絶縁膜を介して交叉する第２金属配線とを
確実に絶縁する半導体装置の製造方法を提供することを
目的とする。
問題点を解決するための手段
この目的を達成するために、本発明の半導体装置の製造
方法は、層間絶縁成長後に第１金属配線の熱処理を行う
ものである。
方法は、層間絶縁成長後に第１金属配線の熱処理を行う
ものである。
作用
この構成によってヒロックのない平坦な第１金属配線の
上に層間絶縁膜を形成するので、第１金属配線と、第２
金属配線とのヒロックによる短絡を防ぐことができる。
上に層間絶縁膜を形成するので、第１金属配線と、第２
金属配線とのヒロックによる短絡を防ぐことができる。
実施例
以下本発明の一実施例について図面を参照しながら説明
する。
する。
第１図は本発明の一実施例によって形成された半導体装
置の金属多層配線部分の断面図である。
置の金属多層配線部分の断面図である。
第１図において１はシリコン基板、２はフィールド酸化
膜、３は第１金属配線、４は層間絶縁膜、５は第２金属
配線、６は保護膜、７はスルーホールである。
膜、３は第１金属配線、４は層間絶縁膜、５は第２金属
配線、６は保護膜、７はスルーホールである。
この半導体装置の製造方法について、以下、その動作を
説明する。まず、拡散などにより、トランジスタ等の素
子をシリコン基板１に形成し、この表面に厚さ数千オン
グストローム（Ａ）のフィールド酸化膜２を形成する。
説明する。まず、拡散などにより、トランジスタ等の素
子をシリコン基板１に形成し、この表面に厚さ数千オン
グストローム（Ａ）のフィールド酸化膜２を形成する。
このフィールド酸化膜２にコンタクト窓を選択的にエツ
チングで形成したあと、アルミニウムを被着し、所定の
パターンで第１金属配線３を形成する。なお、この第１
金属配線３は、１．０重量％前後のシリコンや、このシ
リコンとともに２．０重量％前後の銅を含有するアルミ
ニウムの合金を用いる場合もある。
チングで形成したあと、アルミニウムを被着し、所定の
パターンで第１金属配線３を形成する。なお、この第１
金属配線３は、１．０重量％前後のシリコンや、このシ
リコンとともに２．０重量％前後の銅を含有するアルミ
ニウムの合金を用いる場合もある。
そして、第１金属配線３形成後に、３００℃以下の成長
温度でＰＳＧまたはＰ−８ｉＮを気相成長し、次いで、
層間絶縁膜４を形成する。このとき、第１金属配線３に
は３００℃をこえる熱処理が施されていないため、表面
が平坦であり、また、気相成長も３００℃以下であるた
め、ヒロックの発生を防止できる。このあと、所定の第
１金属配線３と第２金属配線５との接触のために、居間
絶縁膜４にスルーホール７を形成し、第２金属配線５を
被着、パターニングしてから保護膜６を被着する。第１
金属配線３とシリコン基板１との接合部におけるオーミ
ックコンタクトは、層間絶縁膜４の形成後に、３５０℃
〜４５０℃の熱処理により形成する。このとき、第１金
属配線３上にはすでに層間絶縁膜４が形成されているた
め、ヒロックの発生は抑制され、第１金属配置！ ３と
第２金属配線５とが短絡することはない。以上のように
、本実施例によれば、第１金属配線３の熱処理を層間絶
縁膜４の形成後の熱処理で代用することにより、第１金
属配線３のヒロック発生を防止し、第１金属配線３と第
２金属配線５との間の絶縁を確実にすることができる。
温度でＰＳＧまたはＰ−８ｉＮを気相成長し、次いで、
層間絶縁膜４を形成する。このとき、第１金属配線３に
は３００℃をこえる熱処理が施されていないため、表面
が平坦であり、また、気相成長も３００℃以下であるた
め、ヒロックの発生を防止できる。このあと、所定の第
１金属配線３と第２金属配線５との接触のために、居間
絶縁膜４にスルーホール７を形成し、第２金属配線５を
被着、パターニングしてから保護膜６を被着する。第１
金属配線３とシリコン基板１との接合部におけるオーミ
ックコンタクトは、層間絶縁膜４の形成後に、３５０℃
〜４５０℃の熱処理により形成する。このとき、第１金
属配線３上にはすでに層間絶縁膜４が形成されているた
め、ヒロックの発生は抑制され、第１金属配置！ ３と
第２金属配線５とが短絡することはない。以上のように
、本実施例によれば、第１金属配線３の熱処理を層間絶
縁膜４の形成後の熱処理で代用することにより、第１金
属配線３のヒロック発生を防止し、第１金属配線３と第
２金属配線５との間の絶縁を確実にすることができる。
発明の効果
本発明は、第１金属配線の基板領域との良好なコンタク
ト形成のための熱処理を、同上に層間絶縁膜を形成した
後に行うことにより、同第１金属配線へのヒロックの発
生を防止し、層間絶縁膜を介しての第１金属配線と、第
２金属配線との短絡を防止することができ、高歩留まり
あるいは品質の安定した半導体装置の製造方法を実現で
きるものである。
ト形成のための熱処理を、同上に層間絶縁膜を形成した
後に行うことにより、同第１金属配線へのヒロックの発
生を防止し、層間絶縁膜を介しての第１金属配線と、第
２金属配線との短絡を防止することができ、高歩留まり
あるいは品質の安定した半導体装置の製造方法を実現で
きるものである。
第１図は本発明の実施例によって形成された半導体装置
の主要部分の断面図、第２図は従来の半導体装置の主要
部分の断面図である。 １・・・・・・シリコン基板、２・・・・・・フィール
ド酸化膜、３・・・・・・第１金属配線、４・・・・・
・層間絶縁膜、５・・・・・・第２金属配線、６・・・
・・・保護膜、７・・・・・・スルーホール。 代理人の氏名 弁理士 中尾敏男 ほか１名／−−−、
、リコン藁じ阪 ？−−−フイールド酸化項 Ｊ−ｆｉ ＋４属配線 ４−眉Ｍ絶殊展 ５−一第？４漬１．廠 ６−−−裸頂贋 ７− スルーネール 第１図
の主要部分の断面図、第２図は従来の半導体装置の主要
部分の断面図である。 １・・・・・・シリコン基板、２・・・・・・フィール
ド酸化膜、３・・・・・・第１金属配線、４・・・・・
・層間絶縁膜、５・・・・・・第２金属配線、６・・・
・・・保護膜、７・・・・・・スルーホール。 代理人の氏名 弁理士 中尾敏男 ほか１名／−−−、
、リコン藁じ阪 ？−−−フイールド酸化項 Ｊ−ｆｉ ＋４属配線 ４−眉Ｍ絶殊展 ５−一第？４漬１．廠 ６−−−裸頂贋 ７− スルーネール 第１図
Claims (1)
- 多層配線中の第１金属配線に対する熱処理を、層間絶縁
膜形成後に行うことを特徴とする半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14760087A JPS63311742A (ja) | 1987-06-12 | 1987-06-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14760087A JPS63311742A (ja) | 1987-06-12 | 1987-06-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63311742A true JPS63311742A (ja) | 1988-12-20 |
Family
ID=15434004
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14760087A Pending JPS63311742A (ja) | 1987-06-12 | 1987-06-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63311742A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0741407A3 (en) * | 1995-05-05 | 1998-04-15 | Applied Materials, Inc. | Process for filling openings in insulating layers and integrated circuit having such insulating layers |
-
1987
- 1987-06-12 JP JP14760087A patent/JPS63311742A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0741407A3 (en) * | 1995-05-05 | 1998-04-15 | Applied Materials, Inc. | Process for filling openings in insulating layers and integrated circuit having such insulating layers |
| US5847461A (en) * | 1995-05-05 | 1998-12-08 | Applied Materials, Inc. | Integrated circuit structure having contact openings and vias filled by self-extrusion of overlying metal layer |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4648175A (en) | Use of selectively deposited tungsten for contact formation and shunting metallization | |
| JPH0456325A (ja) | 半導体装置およびその製造方法 | |
| JPH0370137A (ja) | 半導体集積回路内の素子連結用金属配線層およびその製造方法 | |
| JPH0778814A (ja) | シリカ物によるローカル相互接続法 | |
| JPH04280456A (ja) | 半導体装置及びその製造方法 | |
| JPS62113421A (ja) | 半導体装置の製造方法 | |
| US5212150A (en) | Oxide superconducting lead for interconnecting device component with a semiconductor substrate via at least one buffer layer | |
| JPS63311742A (ja) | 半導体装置の製造方法 | |
| JPH0258259A (ja) | 半導体装置の製造方法 | |
| US5227361A (en) | Oxide superconducting lead for interconnecting device component with a semiconductor substrate via at least one buffer layer | |
| JPH0740587B2 (ja) | 半導体装置の製造方法 | |
| JPH05121727A (ja) | 半導体装置及びその製造方法 | |
| JPS58105553A (ja) | 半導体装置の製造方法 | |
| KR930011461B1 (ko) | 반도체 집접회로의 서브미크론 전극배선 형성방법 | |
| JPH01270333A (ja) | 半導体装置の製造方法 | |
| JPH03169018A (ja) | 半導体集積回路の製造方法 | |
| JPS61207032A (ja) | 半導体装置 | |
| JPS6127658A (ja) | 半導体装置及びその製造方法 | |
| JPS6295869A (ja) | 半導体装置 | |
| JPS59189657A (ja) | 半導体装置の製造方法 | |
| JPH01298744A (ja) | 半導体装置の製造方法 | |
| JPH02140954A (ja) | 半導体装置 | |
| JPS61164240A (ja) | 半導体集積回路装置 | |
| JPH0335522A (ja) | 半導体素子の製造方法 | |
| JPH01200651A (ja) | 半導体装置の製造方法 |