JPS63310216A - カウント回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は外部イベントパルス数を安定してカウントす
ることのできるカウント回路に関する。

〔従来の技術〕

第４図は従来のカウント回路のブロック構成図である。

同図において、１は外部イベントパルスＳＥが入力され
、そのパルス数をカウントするカウンタ、２はカウント
値読出し回路であり、内部クロックφ１に同期した所定
の読出し時間内にカウンタ１よりカウント値ＳＣを読む
。

第５図は第４図のブロック図で示したカウント回路の動
作を示したタイミング図である。同図において、φ１は
内部クロック、ＳＦは外部イベントパルス、Ｓ　−８３
はカウントｌｉｔ！ＳＣを決定すす るイベント分周パルスであり、このイベント分周パルス
Ｓ　−８３を初期設定としてカウンター内に１　ｌ　＄
１．“１ｉＪＺ１１１１１に設定しておき、外部イベン
トパルスＳＥが立上るごとにカウントダウンすることで
、外部イベント分ルスＳＥ数をカウントしている。

具体的に説明すれば、イベント分周パルスＳ１〜Ｓ　は
各々２．２’、２２桁のビットに対応しており、外部イ
ベントパルスＳ、が立ち上る度に、イベント分周パルス
Ｓ１が反転し、イベント分周パルスＳ１が立上る度にイ
ベント分周パルスＳ２が反転し、イベント分周パルスＳ
２が立上る度にイベント分周パルスＳ３が反転すること
でイベント分周パルス８１〜Ｓ３のカウントダウンを実
現している。なお、イベント分周パルスは説明の都合上
３つの場合を示したが、これに限定されるものではない
。

また、ＲＤはカウント値読出し回路２における読出し信
号で、内部クロックφ１に同期してカウント値読出し回
路２の内部で形成される信号である。読出し信号ＲＤは
内部りＯツクφ１が“し”レベルを示す時間内のいずれ
かに同図に示すように“Ｈ”レベルとなることでカウン
ト値読出し回路２の読出しを指示する。この読出し信号
ＲＤが“Ｈ″レベル期間中、カウント値読出し回路２に
おいてカウンター内のカウント値ＳＣであるイベント分
周パルスＳ　〜Ｓ３を読出すことで、外部イベント分ル
スＳＥ数を読出している。

〔発明が解決しようとする問題点〕

従来のカウント回路は上記した構成及び動作により外部
イベント分ルスＳＥ数をカウントするため、任意なタイ
ミングで立上る外部イベントパルスＳ、が、第５図で示
したようにカウント値読出し回路２の読出し時間ｔＲ中
に立上がった場合、この時間ｔＲ内はイベント分周パル
ス８１〜Ｓ３の電位レベルが不安定な状態となるため、
カウント値読出し回路２に読出された値に信頼性がもて
ないという問題点があった。

この発明は、上記のような問題点を解決するためになさ
れたもので、いかなる時に外部イベントパルスが入力さ
れても、安定したカウント値を読出せるカウント回路を
得ることを目的とする。

〔問題点を解決するための手段〕

この発明にかかるカウント回路は、外部イベントパルス
をカウントするカウンタと、第１の内部クロックに同期
して設定される読出し時間内に前記カウンタのカウント
値を読出すカウント値読出し回路に加え、前記外部イベ
ントパルスを受けてこれを第２の内部クロックに同期さ
せることにより前記カウント値読出し回路における読出
し時間中にカウントエツジが出現しない同期イベントパ
ルスに変換し、この同期イベントパルスを前記カウンタ
に出力するようにしたイベントパルス同期回路を設けた
構成を有している。

〔作□用〕

この発明におけるイベントパルス同期回路は、外部イベ
ントパルスを受けると、これを第２の内部クロックに同
期させることにより、カウント値読出し回路における読
出し時間中にカウントエツジが出現しない同期イベント
パルスとしてカウンタに出力するため、カウント値読出
し回路の読出し中にカウンタのカウント値が変化するこ
とはない。

（実施例〕 第１図はこの発明の一実施例であるカウント回路のブロ
ック構成図である。同図において、１゜２、Ｓ　、φ１
は従来と同じで説明は省略するが、後に詳述する内部ク
ロックφ。に同期したイベントパルス同期回路３を設け
、外部イベントパルスＳ、を入力信号とし、後に詳述す
る同期イベントパルスＳＳＥをカウンタ１に出力するよ
うにした点が異なる。

第２図はそのイベントパルス同期回路３の回路図である
。

同図において、Ｄラッチ上１をスイッチＳＷ１゜３Ｗ２
．インバータＧ１．Ｇ２により構成し、Ｄラッチ上２を
スイッチＳＷ３．８Ｗ４．インバータＧ３．Ｇ４により
構成し、Ｄラッチ上３をスイッチＳＷ５．８Ｗ６．イン
バータＧ５．Ｇ６により構成している。Ｄラッチ上１の
入力部スイッチＳＷ１は内部クロック反転信号φＣが“
Ｈ”レベル（内部り０ツクφＣが“し”レベル）の時オ
ン状態となり、ラッチ部スイッチＳＷ２は内部りＯツク
信号φ。が“Ｈ”レベルの時オン状態となる。

また、Ｄラッチ上２の入力部スイッチＳＷ３は内部クロ
ックφ。が“Ｈ”レベルの時オン状態となり、ラッチ部
スイッチＳＷ４は内部クロック反転信号φ。が“Ｈ”レ
ベルの時オン状態となり、Ｄラッチ上３の入力部スイッ
チＳＷ５は内部クロッり反転信号φ。が゛Ｈ″レベルの
時オン状態となり、ラッチ部スイッチＳＷ６は内部クロ
ックφ。

が“Ｈ１１レベルの時オン状態となる。

上記した構成のＤラッチし１〜Ｌ３がＤラッチし１の接
続点Ｐ　　、Ｄラッチし２の接続点Ｐ、を介し直列に接
続されており、接続点ＰｂとＤラッチ上３の接続点Ｐ　
の出力信号Ｓ、Ｓｏを次段ｃ　　　　　　　　　　　　
ｂ のＡＮＤゲートＧ７が入力信号としており、このＡＮＤ
ゲートＧ７の出力信号が同期イベントパルスＳ８Ｅとな
る。

第３図は第１図で示したカウント回路の動作を示すタイ
ミング図である。以下、第１図〜第３図を参照しつつ動
作の説明をする。第３図に示すように従来のカウント値
読出し回路２の同期信号である内部クロックφ１の他に
、イベントパルス同期回路３の同期信号として内部クロ
ックφ。が追加されている。この内部クロックφ。は周
期が内部クロックφ１と同じで位相が内部クロックφ１
より１／４周期遅い信号であり、このため、内部クロッ
クφ。の立上り時は、必ず内部クロックφ１の電位レベ
ルは“Ｈ”レベルとなっている。

第３図において、時刻ｔ１で外部イベントパルスＳ、が
立上っており、この影響は、内部クロックφＣが立下り
Ｌ　＋＋レベルとなった時刻ｔ２に、イベントパルス同
期回路２内のラッチＬ１の入力部スイッチＳＷ１がオン
状態となることで、接続点Ｐ　の出力信号Ｓａ　（’“
Ｌ　”レベル）にはじめて現われる。以下、この影響は
内部クロックφＣが立上る時刻ｔ３で、ラッチＬ２のス
イッチＳＷ３がオン状態となることで、接続点Ｐ、の出
力信号Ｓｂ　（”Ｈ”レベル）にはじめて現われ、同様
に時刻ｔ４で接続点Ｐ。の出力信号Ｓ。（”　Ｌ　”レ
ベル）にはじめて現われる。以降、第３図に示す如く内
部クロックφ。に同期した出力信号Ｓａは内部クロック
φ。の立下り時における外部イベントパルスＳＥの反転
ラッチ信号、出力信号Ｓｂは出力信号Ｓａの１クロツク
遅延反転信号、出力信号Ｓ　は出力信号Ｓ、の１クロツ
ク遅延の反転信号としての出力波形となる。

また、これらの出力信号Ｓ、、ＳｃのＡＮＤ出力信号で
ある同期イベントパルスＳ、Ｅは、出力信号Ｓ　の立上
り時刻１．１５に立上り、そのパルス幅は内部クロック
φ。と同一のものとなる。

このように同期イベントパルスＳｓＥのパルス幅が固定
されると、この同期イベントパルスＳ８Ｅにより周辺装
置を制御する際に、その制御が容易に行える等の利点が
ある。

上記した同期イベントパルスＳ８．がカウンターに入力
され、カウンターは同期イベントパルスＳＳＥのカウン
トエツジ（この実施例では立上りエツジ）ごとにカウン
ト動作を行なう。すなわちカウンタ１は、同期イベント
パルスＳＳＥが立ら上る度に従来同様イベント分周パル
スＳ　〜Ｓ３を適当に反転させることで外部イベント分
ルスＳＥ数をカウントする。そして、カウント値読出し
回路２により、内部クロックφ１に同期した読出し信号
ＲＤにより指示された読出し時間ｔＲに、カウント値Ｓ
Ｃが読出される。

この読出し時間ｔ　を、内部クロックφ１が“Ｌ　”レ
ベルの時のみ発生するように設定しておけば、同期イベ
ントパルスＳＳＥの立上り時は、内部クロックφ。の立
上り時に同期するため、この時、内部クロックφ１は必
ずＨ”レベルとなっている。従って、読出し時間ｔＲ中
に同期イベントパルスＳ３．が立上る可能性は全くない
。その結果、いかなる時に外部イベントパルスＳＦが立
上がっても、読出し時間ｔＲ内にイベント分周パルスＳ
　−８３の電位レベルが不安定になることもなく、カウ
ント値読出し回路２に読出された値の信頼性は確かなも
のとなる。

なお、この実施例では同期イベントパルスとして出力信
ｑｓ、ｓ　　のＡＮＤ出力信号を用いたｃ が、出力信号Ｓｂを用いても同様の効果を奏する。

また、外部イベントパルス以外の非同期外部入力信号に
この発明を応用することもできる。

〔発明の効果〕

以上説明したように、この発明によれば、どのような時
刻に外部イベントパルスが入力されても、この外部イベ
ントパルスをイベントパルス同期回路によりカウント値
読出し回路の読出し時間中にカウントエツジが出現しな
い同期イベントパルスに変換し、この同期イベントパル
スを次段のカウンタに出力するようにしたため、常に安
定したカウント値を読出すことができる。

【図面の簡単な説明】

第１図はこの発明の一実施例であるカウント回路を示す
ブロック構成図、第２図は第１図のカウント回路におけ
るイベントパルス同期回路の回路図、第３図は第１図の
カウント回路の動作を示すタイミング図、第４図は従来
のカウント回路を示すブロック構成図、第５図は第４図
のカウント回路の動作を示すタイミング図である。 図において、１はカウンタ、２はカウント値読出し回路
、３はイベントパルス同期回路、φ１゜φＣは内部クロ
ック、ＳＥは外部イベントパルス、Ｓｓ［は同期イベン
トパルス、ＳＣはカウント値である。 なお、各図中同一符号は同一または相当部分を示す。 第１図 ５Ｃ−−−−−一刀ブント値 第２図 第３ｖｘ

Claims (1)

【特許請求の範囲】
1. （１）外部イベントパルスをカウントするカウンタと、 第１の内部クロックに同期して設定される読出し時間内
   に前記カウンタのカウント値を読出すカウント値読出し
   回路を備えたカウント回路において、 前記外部イベントパルスを受けてこれを第２の内部クロ
   ックに同期させることにより前記カウント値読出し回路
   における読出し時間中にカウントエッジが出現しない同
   期イベントパルスに変換し、この同期イベントパルスを
   前記カウンタに出力するようにしたイベントパルス同期
   回路を設けたことを特徴とするカウント回路。