JPS63306669A - 半導体装置 - Google Patents
半導体装置Info
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- JPS63306669A JPS63306669A JP62142713A JP14271387A JPS63306669A JP S63306669 A JPS63306669 A JP S63306669A JP 62142713 A JP62142713 A JP 62142713A JP 14271387 A JP14271387 A JP 14271387A JP S63306669 A JPS63306669 A JP S63306669A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 26
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 238000001514 detection method Methods 0.000 claims description 9
- 238000012544 monitoring process Methods 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 9
- 238000012986 modification Methods 0.000 description 7
- 230000004048 modification Effects 0.000 description 7
- 230000000694 effects Effects 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
- 230000002747 voluntary effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は絶縁ゲート型バイポーラトランジスタ（Ｉｎ
ｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎ
ｓｉｓｔｏｒ；以下ＩＧＢＴと称す）に関し、特にその
ラッチアップの防止に関する。
ｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎ
ｓｉｓｔｏｒ；以下ＩＧＢＴと称す）に関し、特にその
ラッチアップの防止に関する。
第１０図は従来のＩＧ８Ｔ装置の概略構造を示す断面図
である。一般にＩＧＢＴ装置１は多数のＩＧＢ丁素子２
が並列接続された構造を有しており、単一のＩＧＢＴ素
子２の等両回路を第１１図、ＩＧＢＴＶＡ置１全体の等
両回路を第１２図に示す。
である。一般にＩＧＢＴ装置１は多数のＩＧＢ丁素子２
が並列接続された構造を有しており、単一のＩＧＢＴ素
子２の等両回路を第１１図、ＩＧＢＴＶＡ置１全体の等
両回路を第１２図に示す。
第１０図において、Ｐ＋半導体基板３の一方主面、［に
はＮ一層４がエピタキシャル成長されている。このＮ−
［４の表面から選択的に不純物を拡散して、複数のＰ領
域５が形成され、さらにこのＰ領域５の表面から選択的
に不純物を拡散して、各２個のＮ＋＋域６が形成されて
いる。Ｎ一層４の表面とＮ 領域６０表面とで挟まれた
Ｐ ｆｎ ’ｄｉ ５の表面上には絶縁膜７が形成され
、この絶縁膜７は隣接するＩＧＢＴ素子２＠で一体とな
るようＮ一層４の表面上にも形成されている。絶縁膜７
上には例えばポリシリコンから成るゲート電極８が形成
され、またＰ領域５およびＮ１領域６の両方に電気的に
接続されるように例えばアルミなどの金属のエミッタ電
極９が形成されている。このエミッタ電極９は、同−Ｐ
領域５内において隣接するＩＧＢＴ素子２間で共通に形
成される。なおグーｌ−電極８およびエミッタ電極９は
、図示しない絶縁膜を介した多層構造とすることにより
、多数の［ＧＢＴ素子２に対しそれぞれ共通に電気的に
つながった構造となっている。Ｐ＋半導体基板３の裏面
には金属のコレクタ電極１０が全［ＧＢＴ素子２に対し
一体に形成されている。そしてゲート電極８はこのＩＧ
ＢＴＶｔ置１のゲ装ト端子Ｇに、エミッタ電極９はエミ
ッタ端子Ｅに、またコレクタ電１４１０はコレクタ端子
１０にそれぞれワイヤボンディングにより接続されてい
る。
はＮ一層４がエピタキシャル成長されている。このＮ−
［４の表面から選択的に不純物を拡散して、複数のＰ領
域５が形成され、さらにこのＰ領域５の表面から選択的
に不純物を拡散して、各２個のＮ＋＋域６が形成されて
いる。Ｎ一層４の表面とＮ 領域６０表面とで挟まれた
Ｐ ｆｎ ’ｄｉ ５の表面上には絶縁膜７が形成され
、この絶縁膜７は隣接するＩＧＢＴ素子２＠で一体とな
るようＮ一層４の表面上にも形成されている。絶縁膜７
上には例えばポリシリコンから成るゲート電極８が形成
され、またＰ領域５およびＮ１領域６の両方に電気的に
接続されるように例えばアルミなどの金属のエミッタ電
極９が形成されている。このエミッタ電極９は、同−Ｐ
領域５内において隣接するＩＧＢＴ素子２間で共通に形
成される。なおグーｌ−電極８およびエミッタ電極９は
、図示しない絶縁膜を介した多層構造とすることにより
、多数の［ＧＢＴ素子２に対しそれぞれ共通に電気的に
つながった構造となっている。Ｐ＋半導体基板３の裏面
には金属のコレクタ電極１０が全［ＧＢＴ素子２に対し
一体に形成されている。そしてゲート電極８はこのＩＧ
ＢＴＶｔ置１のゲ装ト端子Ｇに、エミッタ電極９はエミ
ッタ端子Ｅに、またコレクタ電１４１０はコレクタ端子
１０にそれぞれワイヤボンディングにより接続されてい
る。
このように、各ＩＧＢＴ木子２は、Ｐ＋基基板根土上Ｎ
ｆｐネルの２重拡散縦型ＭＯ８ＦＥＴを形成した構造を
有しており、また第１１図の等両回路から明らかなよう
に、ｐｎｐｎサイリスタとＮチャネルＭＯ８ＦＥＴの複
合素子であるといえる。、］コレクタ端子に正電圧が印
加され、エミッタ端子Ｅが接地され、ゲート端子Ｇに適
当な制御電圧が印加される通常動作時において、Ｎ−Ｎ
４から成るドレインに正孔が注入されるため、低いＯＮ
抵抗が達成される。またゲート電極８はトランジスタの
能動領域から絶縁されているため電流は流れない。つま
りＩＧＢＴ￥７Ｎ１１１はバイポーラトランジスタの低
いＯＮ抵抗とＭＯＳＦＥＴの高い入力インピーダンスの
両特性を兼備しており、例えばＩＧＢＴ素子２を数千側
並列接続したＩＧＢＴ装置１を形成することにより、５
０Ａ程度の電流を流すことの可能な高性能なパワートラ
ンジスタが実現できる。
ｆｐネルの２重拡散縦型ＭＯ８ＦＥＴを形成した構造を
有しており、また第１１図の等両回路から明らかなよう
に、ｐｎｐｎサイリスタとＮチャネルＭＯ８ＦＥＴの複
合素子であるといえる。、］コレクタ端子に正電圧が印
加され、エミッタ端子Ｅが接地され、ゲート端子Ｇに適
当な制御電圧が印加される通常動作時において、Ｎ−Ｎ
４から成るドレインに正孔が注入されるため、低いＯＮ
抵抗が達成される。またゲート電極８はトランジスタの
能動領域から絶縁されているため電流は流れない。つま
りＩＧＢＴ￥７Ｎ１１１はバイポーラトランジスタの低
いＯＮ抵抗とＭＯＳＦＥＴの高い入力インピーダンスの
両特性を兼備しており、例えばＩＧＢＴ素子２を数千側
並列接続したＩＧＢＴ装置１を形成することにより、５
０Ａ程度の電流を流すことの可能な高性能なパワートラ
ンジスタが実現できる。
Ｉ ＧＢＴ素子２に流れる電流が小さい範囲では、Ｐ領
域５の拡散抵抗Ｒ８の両端の電位差が小さく、ｎｐｎト
ランジスタ１１のベース・エミッタ間が短絡状態に保た
れる。この状態ではｎｐｎトランジスタ１１は動作せず
、ＩＧＢ工素子２はＮチトネルＭＯ８ＦＥＴ１２とｐｎ
ｐトランジスタ１３の複合素子として動作する。この場
合にはｐｎｐトランジスタ１３のベース電流がＮチャネ
ルＭＯ８ＦＥＴＩ ２によって制御されることになるの
で、ゲート端子Ｇに加える制御信号によってＩＧＢＴ素
子２の主電流１゜を１ｌＩＩＪＩｌｌすることが可能と
なる。
域５の拡散抵抗Ｒ８の両端の電位差が小さく、ｎｐｎト
ランジスタ１１のベース・エミッタ間が短絡状態に保た
れる。この状態ではｎｐｎトランジスタ１１は動作せず
、ＩＧＢ工素子２はＮチトネルＭＯ８ＦＥＴ１２とｐｎ
ｐトランジスタ１３の複合素子として動作する。この場
合にはｐｎｐトランジスタ１３のベース電流がＮチャネ
ルＭＯ８ＦＥＴＩ ２によって制御されることになるの
で、ゲート端子Ｇに加える制御信号によってＩＧＢＴ素
子２の主電流１゜を１ｌＩＩＪＩｌｌすることが可能と
なる。
第１１図の等価回路より明らかなように、ＩＧＢＴ素子
２の主電流ｉ。は、ＭＯ８ＦＥＴＩ ２を流れる電子電
流ｉ。とｐｎｐトランジスタ１３のコレクタ電流（これ
は正孔電流）ｉ、との和になる。すなわちエミッタ端子
Ｅに流れる電流をｉＥとすれば、 Ｉ Ｃ＝ Ｉ Ｅ ＝ ！ 、 ＋ ｌ Ｈ・・・【１
）の関係が成り立つ。これを第１０図を用いて説明すれ
ば、ゲート電極８に印加されたｆ、ＩＩｔｌｌ信号によ
りその下のＰ領域５にチｔｐネルが形成されてドレイン
すなわちＮ”領域４にＴｉ子が注入され、一方ｐｎｐト
ランジスタ１３のベースすなわちＮ−領域４にコレクタ
すなわちＰ＋領［３から正孔が注入され、この注入され
た正孔の一部は上−配電子と再結合して消滅し、残りは
コレクタ電流ｉ、となってＰ＃［５を流れる。
２の主電流ｉ。は、ＭＯ８ＦＥＴＩ ２を流れる電子電
流ｉ。とｐｎｐトランジスタ１３のコレクタ電流（これ
は正孔電流）ｉ、との和になる。すなわちエミッタ端子
Ｅに流れる電流をｉＥとすれば、 Ｉ Ｃ＝ Ｉ Ｅ ＝ ！ 、 ＋ ｌ Ｈ・・・【１
）の関係が成り立つ。これを第１０図を用いて説明すれ
ば、ゲート電極８に印加されたｆ、ＩＩｔｌｌ信号によ
りその下のＰ領域５にチｔｐネルが形成されてドレイン
すなわちＮ”領域４にＴｉ子が注入され、一方ｐｎｐト
ランジスタ１３のベースすなわちＮ−領域４にコレクタ
すなわちＰ＋領［３から正孔が注入され、この注入され
た正孔の一部は上−配電子と再結合して消滅し、残りは
コレクタ電流ｉ、となってＰ＃［５を流れる。
従来の半導体装置であるＩＧＢＴ装置１は以上のように
構成されており、ＩＧＢＴ素子２の主電流ｉ。が例えば
ゲート端子Ｇに印加されるノイズ等の何らかの外的原因
により増加すると、電子電流ｉ。および正孔電流ｆｈが
増加する。このとき正孔電流ｉｈがある値を越えると、
抵抗Ｒ３での電圧降下がｎｐｎトランジスタ１１の導通
する閾値を越えてしまい、言い換えればｎｐｎトランジ
スタ１１のベース・エミッタ間がその拡散電位以上に順
バイアスされてしまい、その結果、ｎｐｎトランジスタ
１１とｐｎｐトランジスタ１３とがら成るｐｎｐｎサイ
リスタ部が導通状態となる。
構成されており、ＩＧＢＴ素子２の主電流ｉ。が例えば
ゲート端子Ｇに印加されるノイズ等の何らかの外的原因
により増加すると、電子電流ｉ。および正孔電流ｆｈが
増加する。このとき正孔電流ｉｈがある値を越えると、
抵抗Ｒ３での電圧降下がｎｐｎトランジスタ１１の導通
する閾値を越えてしまい、言い換えればｎｐｎトランジ
スタ１１のベース・エミッタ間がその拡散電位以上に順
バイアスされてしまい、その結果、ｎｐｎトランジスタ
１１とｐｎｐトランジスタ１３とがら成るｐｎｐｎサイ
リスタ部が導通状態となる。
この状態ではゲート端子Ｇに印加する制御信号によって
ＩＧＢＴ素子２の主電流ｆｃを制御することはできなく
なる。この現象はラッチアップと呼ばれている。ラッチ
アップを防止するためには抵抗Ｒ５ができるだけ小さく
なるようにＰ領域５を形成すればよいが、それにも限度
がある。このため一旦ラッチアップが発生すると、過大
な主電流Ｆが無制御に流れることになり、ＩＧ８Ｔ装置
１を破壊するのみならずこれに接続されている周辺の機
器に損傷を与えてしまうという問題があった。
ＩＧＢＴ素子２の主電流ｆｃを制御することはできなく
なる。この現象はラッチアップと呼ばれている。ラッチ
アップを防止するためには抵抗Ｒ５ができるだけ小さく
なるようにＰ領域５を形成すればよいが、それにも限度
がある。このため一旦ラッチアップが発生すると、過大
な主電流Ｆが無制御に流れることになり、ＩＧ８Ｔ装置
１を破壊するのみならずこれに接続されている周辺の機
器に損傷を与えてしまうという問題があった。
この発明は上記のような問題点を解消するためになされ
たもので、ラッチアップの発生を有効に防止することが
できる半導体装置を提供することを目的とする。
たもので、ラッチアップの発生を有効に防止することが
できる半導体装置を提供することを目的とする。
この発明に係る半導体装置は、半導体基板と、前記半導
体基板上に形成された絶縁ゲート型バイポーラトランジ
スタと、前記絶縁ゲート型バイポーラトランジスタの動
作電流を［ニタするモニタ端子とを備えている。
体基板上に形成された絶縁ゲート型バイポーラトランジ
スタと、前記絶縁ゲート型バイポーラトランジスタの動
作電流を［ニタするモニタ端子とを備えている。
（作用）
この発明にお【プるモニタ端子を介してＩＧＢＴ素子の
動作電流がモニタできるため、該動作電流が危険領域に
達したときには適当な保護動作をとることによりラッチ
アップに突入するのを回避することができる。
動作電流がモニタできるため、該動作電流が危険領域に
達したときには適当な保護動作をとることによりラッチ
アップに突入するのを回避することができる。
第１図はこの発明による半導体装置の一実施例であるＩ
ＧＢＴＩ置の概略構造を示す断面図であり、第２図はそ
の等価回路を示す回路図である。
ＧＢＴＩ置の概略構造を示す断面図であり、第２図はそ
の等価回路を示す回路図である。
この実施例に係るＩＧＢＴ装訂１は、第１０図および第
１２図に示す従来のＩＧＢＴ装置１と比べて次の点が異
なっている。すなわち、並列接続された多数のＩＧＢＴ
素子２のうちの一部の１０８丁素子２′のエミッタ電極
９は新たに設けられたモニタ端子Ｍにワイヤボンディン
グにより接続されており、また残りのエミッタ電極９を
エミッタ端子Ｅにワイヤボンディングにより接続する際
、そのボンディングワイヤをエミッタ端子Ｅから３らに
、新たら設けられたエミッタモニタ端子ＥＨにまで延長
して、前記残りのエミッタ電極９がエミッタ端子Ｅおよ
びエミッタモニタ端子Ｅ、の両方に接続されるよう構成
しである。他の構成は第１０図および第１２図に示す従
来のＩＧＢＴ装冒１装量１である。
１２図に示す従来のＩＧＢＴ装置１と比べて次の点が異
なっている。すなわち、並列接続された多数のＩＧＢＴ
素子２のうちの一部の１０８丁素子２′のエミッタ電極
９は新たに設けられたモニタ端子Ｍにワイヤボンディン
グにより接続されており、また残りのエミッタ電極９を
エミッタ端子Ｅにワイヤボンディングにより接続する際
、そのボンディングワイヤをエミッタ端子Ｅから３らに
、新たら設けられたエミッタモニタ端子ＥＨにまで延長
して、前記残りのエミッタ電極９がエミッタ端子Ｅおよ
びエミッタモニタ端子Ｅ、の両方に接続されるよう構成
しである。他の構成は第１０図および第１２図に示す従
来のＩＧＢＴ装冒１装量１である。
この実施例に係るＩＧＢ’Ｔ装置１では、第２図に示す
ように端子Ｍおよび１８間に外部抵抗Ｒを接続すること
により、該外部抵抗Ｒの両端に１−われる電位差によっ
てＩＧＢＴ装置１の主電流１゜をモニタすることができ
る。すなわち外部抵抗Ｒを流れる電流ｉ、はＩＧＢＴ装
置１のエミッタ電流ＩＥを分流したものであり、 Ｉｏ ＝ １． ・・・（２）
の関係が成り立つことから、ｉ［をモニタすることによ
り主電流Ｉ。の値を知ることができる。■、に対するＩ
Ｅの割合は、何個のＩＧＢＴ素子２をモニタ端子Ｍに接
続するかにより決定される。
ように端子Ｍおよび１８間に外部抵抗Ｒを接続すること
により、該外部抵抗Ｒの両端に１−われる電位差によっ
てＩＧＢＴ装置１の主電流１゜をモニタすることができ
る。すなわち外部抵抗Ｒを流れる電流ｉ、はＩＧＢＴ装
置１のエミッタ電流ＩＥを分流したものであり、 Ｉｏ ＝ １． ・・・（２）
の関係が成り立つことから、ｉ［をモニタすることによ
り主電流Ｉ。の値を知ることができる。■、に対するＩ
Ｅの割合は、何個のＩＧＢＴ素子２をモニタ端子Ｍに接
続するかにより決定される。
そしてｉ［のモニタリングによってｌｃがラッチアップ
危険域に達したことが検知されれば、例えばモニタ信号
によって保護回路を動作させてゲート端子Ｇへの制御信
号を遮断することにより、ラッチアップの発生を未然に
防止できる。
危険域に達したことが検知されれば、例えばモニタ信号
によって保護回路を動作させてゲート端子Ｇへの制御信
号を遮断することにより、ラッチアップの発生を未然に
防止できる。
ここで、第２図のＩＧＢＴ素子２′に注目して、第１１
図の場合と同様に、その主電流をｉ。、ｐｎｐトランジ
スター３のコレクタを流れる正孔電流をｉ 、、Ｎチ
ＶネルＭＯ８ＦＥＴ１２を流れる電子電流をｉ。とする
。第３図を参照して、時刻ｔ からｔｌの間の正常動作
状態において、ＩＧＢＴ素子２′に定常の主電流ｉ。（
これを第３図（Ａ＞に示すようにｉ。０とする）が流れ
ているものとする。この状態ではＩＧＢＴ素子２′はラ
ッチアップしていないので、ゲート端子Ｇに与える制御
信号により主電流ｉ。を制御することが可能である。こ
の場合、抵抗Ｒ３を流れる正孔電流ｉｈ （これを第３
図（Ｃ）に示すようにｉｈｏとする）は近似的に次式で
与えられる。
図の場合と同様に、その主電流をｉ。、ｐｎｐトランジ
スター３のコレクタを流れる正孔電流をｉ 、、Ｎチ
ＶネルＭＯ８ＦＥＴ１２を流れる電子電流をｉ。とする
。第３図を参照して、時刻ｔ からｔｌの間の正常動作
状態において、ＩＧＢＴ素子２′に定常の主電流ｉ。（
これを第３図（Ａ＞に示すようにｉ。０とする）が流れ
ているものとする。この状態ではＩＧＢＴ素子２′はラ
ッチアップしていないので、ゲート端子Ｇに与える制御
信号により主電流ｉ。を制御することが可能である。こ
の場合、抵抗Ｒ３を流れる正孔電流ｉｈ （これを第３
図（Ｃ）に示すようにｉｈｏとする）は近似的に次式で
与えられる。
’ ｈｏ”’αＮ”Ｃｏ ・・・（
３）ここでαＮはρｎｐトランジスタ１３のベース接地
電流利得である。この状態におけるエミッタ電流ｆＥを
第３図（Ｂ）に示すように’ＥＯとすると、電流連続の
条件から ’ＥＯ＝’ＣＯ°−（４） が成り立つ。したがって、（３）、 （４）式より正孔
電流ｉｈｏとエミッタ電流’ＥＯは比例関係にあるので
、定常状態であればエミッタ電流ＩＥをモニタすること
により正孔電流１ｈを正確にモニタすることができ、ラ
ッチアップの発生を正確に予見できる。
３）ここでαＮはρｎｐトランジスタ１３のベース接地
電流利得である。この状態におけるエミッタ電流ｆＥを
第３図（Ｂ）に示すように’ＥＯとすると、電流連続の
条件から ’ＥＯ＝’ＣＯ°−（４） が成り立つ。したがって、（３）、 （４）式より正孔
電流ｉｈｏとエミッタ電流’ＥＯは比例関係にあるので
、定常状態であればエミッタ電流ＩＥをモニタすること
により正孔電流１ｈを正確にモニタすることができ、ラ
ッチアップの発生を正確に予見できる。
なぜなら、ラッチアップの発生は正孔電流ｆｈの増大に
よる抵抗Ｒ８での電圧降下の増加に起因するものだから
である。
よる抵抗Ｒ８での電圧降下の増加に起因するものだから
である。
ところが、ＩＧＢＴ装置１の動作が過渡状態である場合
には様子が異なり、上記した第１実施例では正孔電流ｉ
ｈを正確にモニタするのが難しくなる。いま、ｌ ＧＢ
Ｔ装置１の主電流１゜が何らかの外的原因によってステ
ップ状に増加し、これに伴って［ＧＢＴ素子２′の主電
流ＩＣがｉ。Ｏｈｌらｉ。１”ＣＩ”ＣＯ）へとステッ
プ状に増加した夷、再びｉ。０にステップ状に減少する
場合を想定する。この場合のＩＧＢ丁素子２′の主電流
ｉ。１、Ｌミッタ電流ｉ および正孔電流ｉｈ９時間時
間的 化をそれぞれ第３図（Ａ）、（Ｂ）および（Ｃ）の時４
＋１１： からｔ２の間に示す。
には様子が異なり、上記した第１実施例では正孔電流ｉ
ｈを正確にモニタするのが難しくなる。いま、ｌ ＧＢ
Ｔ装置１の主電流１゜が何らかの外的原因によってステ
ップ状に増加し、これに伴って［ＧＢＴ素子２′の主電
流ＩＣがｉ。Ｏｈｌらｉ。１”ＣＩ”ＣＯ）へとステッ
プ状に増加した夷、再びｉ。０にステップ状に減少する
場合を想定する。この場合のＩＧＢ丁素子２′の主電流
ｉ。１、Ｌミッタ電流ｉ および正孔電流ｉｈ９時間時
間的 化をそれぞれ第３図（Ａ）、（Ｂ）および（Ｃ）の時４
＋１１： からｔ２の間に示す。
主電流ｉ。がステップ状に増加すると、エミッタ電流ｉ
［もステップ状に増加するが、正孔電流１ｈの増加はゆ
るやかである。これは主電流１゜の増加に起因する正孔
が、ｐｎｐトランジスター３のベース領域であるＮ”層
４に注入され、拡散したのち正孔電流１１．となって抵
抗Ｒ８を流れるためである。第３図（Ｃ）の増加曲線は
近似的に次式で与えられる。
［もステップ状に増加するが、正孔電流１ｈの増加はゆ
るやかである。これは主電流１゜の増加に起因する正孔
が、ｐｎｐトランジスター３のベース領域であるＮ”層
４に注入され、拡散したのち正孔電流１１．となって抵
抗Ｒ８を流れるためである。第３図（Ｃ）の増加曲線は
近似的に次式で与えられる。
ｉ ＝ｉ ・ト （ｉ ｈｌ −
ｉ ｈｏ） （ｌ ｅ−／Ｊ ”−ｊ＋
’）ｈ ｈ。
ｉ ｈｏ） （ｌ ｅ−／Ｊ ”−ｊ＋
’）ｈ ｈ。
”” （ＩＮ Ｉ ｃｏ＋ （Ｚ Ｎ（ｌ ｃｌ−Ｉ
ｃｏ）−（１−ｅ−（１）ＰＪ”−ｊ＋’ ）−（５）
（ただしｔ ≧ｔ≧１１） また第７図（Ｃ）の減少曲線は近似的に次式で与えられ
る。
ｃｏ）−（１−ｅ−（１）ＰＪ”−ｊ＋’ ）−（５）
（ただしｔ ≧ｔ≧１１） また第７図（Ｃ）の減少曲線は近似的に次式で与えられ
る。
’ｈ ＝ａ’Ｃｏ＋ａＮ （’ＣＩ−’ＣＯ）・（１
ｅ−（１）ｓ （を−ら）） −α （ｉ −ｉ ） ・（１，−，，（ｔ−リ）
Ｍ ＣＩ ＣＯ ・・・（６） （ただしｔ≧ｔ２） ここで、ωＮはｐｎｐトランジスター３のアルファ遮断
角周波数である。
ｅ−（１）ｓ （を−ら）） −α （ｉ −ｉ ） ・（１，−，，（ｔ−リ）
Ｍ ＣＩ ＣＯ ・・・（６） （ただしｔ≧ｔ２） ここで、ωＮはｐｎｐトランジスター３のアルファ遮断
角周波数である。
第７図において、パルス幅（１２−１１）が大きくてω
、（ｔ、、−ｉｌ ）〉＞ｌの関係が成立する場合には
、第７図（Ｃ）の増加曲線の最大値ｉｈ。
、（ｔ、、−ｉｌ ）〉＞ｌの関係が成立する場合には
、第７図（Ｃ）の増加曲線の最大値ｉｈ。
は（５）式より求められ、次のようになる。
ｌ ｈ、＝ α Ｎ’ＣＯ＋ α Ｎ ”
Ｃ１’Ｃｏ ）−αＮ’ＣＩ ・
・・（７）すなわちパルス幅が広い場合には、正孔電流
ｆｈは主電流ｉ およびエミッタ電流ＩＥに比例するか
ら、エミッタ電流ｆＥを測定することによって、正孔電
流１ｈをモニタすることができる。
Ｃ１’Ｃｏ ）−αＮ’ＣＩ ・
・・（７）すなわちパルス幅が広い場合には、正孔電流
ｆｈは主電流ｉ およびエミッタ電流ＩＥに比例するか
ら、エミッタ電流ｆＥを測定することによって、正孔電
流１ｈをモニタすることができる。
一方、パルス幅（１２−１１）が短い場合には、（５）
式より、正孔型ＦＲｉ ｈの最大値ｉ７．は次式で与え
られる。
式より、正孔型ＦＲｉ ｈの最大値ｉ７．は次式で与え
られる。
’ｈｐ＝ａＮ ’Ｃｏ＋ａＮ ”Ｃ１’Ｃｏ）・（１−
ｅ”Ｎ ”ｚ−”ｒ’ ） ＝ａＮ’ＣＩ −αＮ（ｔ ｃｌ−！ ｃｏ） ｅ−”Ｓ （ｔ、−ｔ
、）・・・（６） すなわち、パルス幅（１，、−１１）が短い場合には、
正孔電流の最大値ｉｈ、はパルス幅の関数となり、必ず
しも主電流ｉ。に比例しなくなる。そのため、上記した
第１実施例のＩＧＢＴ装置１においては、正孔電流ｆｈ
を必ずしも正確にモニタすることができなくなり、例え
ば保護回路を連動させた場合などには誤動作の可能性が
出てくる。すなわち、ラッチアップの原因であるｉｈが
危険域に達していないにもかかわらず、ｆＥが危険域に
達したことにより誤って保護動作をとってしまう場合が
ある。
ｅ”Ｎ ”ｚ−”ｒ’ ） ＝ａＮ’ＣＩ −αＮ（ｔ ｃｌ−！ ｃｏ） ｅ−”Ｓ （ｔ、−ｔ
、）・・・（６） すなわち、パルス幅（１，、−１１）が短い場合には、
正孔電流の最大値ｉｈ、はパルス幅の関数となり、必ず
しも主電流ｉ。に比例しなくなる。そのため、上記した
第１実施例のＩＧＢＴ装置１においては、正孔電流ｆｈ
を必ずしも正確にモニタすることができなくなり、例え
ば保護回路を連動させた場合などには誤動作の可能性が
出てくる。すなわち、ラッチアップの原因であるｉｈが
危険域に達していないにもかかわらず、ｆＥが危険域に
達したことにより誤って保護動作をとってしまう場合が
ある。
第４図はこのような問題点を改良した、この発明による
半導体装置の第２の実施例である１０８丁装置の構造を
概略的に示１断面図であり、第５図はその等価回路を示
す回路図である。この第２の実施例に係るＩＧＢＴ装置
１では、Ｎ一層４の表面内に形成された複数のＰ領域５
の一部５′に、Ｎ 領ｉＩｉ！６を設けていない。そし
てこのＰ領域５′に電気的に接続されるように例えばア
ルミから成る検出電極１４を形成し、この検出電極１４
をモニタ端子Ｍに接続することにより、コレクタ端子Ｃ
とモニタ端子Ｍ間にｐｎｐトランジスタ１５を作り出し
ている。
半導体装置の第２の実施例である１０８丁装置の構造を
概略的に示１断面図であり、第５図はその等価回路を示
す回路図である。この第２の実施例に係るＩＧＢＴ装置
１では、Ｎ一層４の表面内に形成された複数のＰ領域５
の一部５′に、Ｎ 領ｉＩｉ！６を設けていない。そし
てこのＰ領域５′に電気的に接続されるように例えばア
ルミから成る検出電極１４を形成し、この検出電極１４
をモニタ端子Ｍに接続することにより、コレクタ端子Ｃ
とモニタ端子Ｍ間にｐｎｐトランジスタ１５を作り出し
ている。
ｐｎｐトランジスタ１５のベース電流はＭＯＳトランジ
スタ１２を介して供給されるので、ｐｎｐトランジスタ
１５は各Ｉ ＧＢＴ素子２のｐｎｐトランジスタ１３と
同様に動作し、そのコレクタには各ＩＧＢＴ素子２のｐ
ｎｐトランジスター３のコレクタに流れる正孔電流ｉｈ
に応じた正孔電流ｉ ′が流れる。したがって第５図に
示すように、端子Ｍおよび１８間に外部抵抗Ｒを接続す
ることにより、該外部抵抗Ｒの両端に表われる電位差に
よってＩＧＢＴ素子２の正孔電流Ｉｈ自体を正確にモニ
タすることができる。
スタ１２を介して供給されるので、ｐｎｐトランジスタ
１５は各Ｉ ＧＢＴ素子２のｐｎｐトランジスタ１３と
同様に動作し、そのコレクタには各ＩＧＢＴ素子２のｐ
ｎｐトランジスター３のコレクタに流れる正孔電流ｉｈ
に応じた正孔電流ｉ ′が流れる。したがって第５図に
示すように、端子Ｍおよび１８間に外部抵抗Ｒを接続す
ることにより、該外部抵抗Ｒの両端に表われる電位差に
よってＩＧＢＴ素子２の正孔電流Ｉｈ自体を正確にモニ
タすることができる。
前述したように、パルス幅の短い過電流が流れた場合に
は、第１図および第２図に示す第１の実施例に係るＩＧ
ＢＴ装置１では、ラップ−アップの原因となる正孔電流
ｆｈを正確にモニタすることができなくなる。これに対
し水弟２の実施例においては、正孔電流ｉｈ自体をモニ
タするものであるため、過電流のパルス幅にかかわらず
正孔電流ｆｈを正確にモニタすることが可能であり、こ
のモニタ信号によって保護回路を正確に動作させること
が可能になる。
は、第１図および第２図に示す第１の実施例に係るＩＧ
ＢＴ装置１では、ラップ−アップの原因となる正孔電流
ｆｈを正確にモニタすることができなくなる。これに対
し水弟２の実施例においては、正孔電流ｉｈ自体をモニ
タするものであるため、過電流のパルス幅にかかわらず
正孔電流ｆｈを正確にモニタすることが可能であり、こ
のモニタ信号によって保護回路を正確に動作させること
が可能になる。
第６図は第４図および第５図に示した第２の実施例の変
形例に係るＩＧＢＴ装置の構造を概略的に示す断面図で
ある。この変形例では同一のＰ領域５″内にエミッタ電
極９と検出型！ｆＡ１４とを設けており、その他の構成
は上記第２の実施例と同様である。この変形例において
も上記第２の実施例と同様の効果を奏する。なお、第４
図および第６図において、検出電極１４が設けられるＰ
領域５′、５“は１つであるように示しであるが、複数
でもよいことは勿論である。また第４図において、絶縁
膜７およびゲート電極８は検出電極１４が設けられるＰ
Ｉ域５り上にも配置されているが、これは他の絶縁膜７
およびゲート電掩８と同一形状にして製造を容易にする
のが目的であって、動作上は必ずしもＰ領域５′上には
存在する必要はない。
形例に係るＩＧＢＴ装置の構造を概略的に示す断面図で
ある。この変形例では同一のＰ領域５″内にエミッタ電
極９と検出型！ｆＡ１４とを設けており、その他の構成
は上記第２の実施例と同様である。この変形例において
も上記第２の実施例と同様の効果を奏する。なお、第４
図および第６図において、検出電極１４が設けられるＰ
領域５′、５“は１つであるように示しであるが、複数
でもよいことは勿論である。また第４図において、絶縁
膜７およびゲート電極８は検出電極１４が設けられるＰ
Ｉ域５り上にも配置されているが、これは他の絶縁膜７
およびゲート電掩８と同一形状にして製造を容易にする
のが目的であって、動作上は必ずしもＰ領域５′上には
存在する必要はない。
第７図は上記第２の実施例の他の変形例に係るＩＧ［３
Ｔ装置の構造を示す斜視図であり、第８図および第９図
はそれぞれ第７図の構造の八−Δ′断面およびＢ−８’
断面を示す断面図である。この変形例は第６図の変形例
と同様、同一のＰ領域５″内にエミッタ電極９と検出電
極１４とが４Ｊｔ ｒｉする構造であるが、絶縁膜７お
よびゲートＭ Ｋｐ ８の一部を切り欠いて、Ｎ一層４
の表面とＮ＋領域６の表面とで挟まれたＰ領域５″の表
面上、すなわちＭＯＳトランジスタ１２のヂＶネルが形
成される領域上の一部に検出電極１４を設けている点が
異なっている。この構造によれば、端子ＭおよびＥ。間
に外部抵抗を接続することにより正孔電流１ｈをモニタ
することが可能であるとともに、端子ＭおよびＥＨ間に
入力インピーダンスの大きな電圧計を接続することによ
って、ｎｐｎトランジスタ１１のベース・エミッタ接合
に印加される順バイアス電圧そのものをモニタすること
が可能になり、この電圧値がｎｐｎトランジスタ１１が
導通する閾値に接近するか否かによりラッチアップの発
生を最も直接的に予見できる。
Ｔ装置の構造を示す斜視図であり、第８図および第９図
はそれぞれ第７図の構造の八−Δ′断面およびＢ−８’
断面を示す断面図である。この変形例は第６図の変形例
と同様、同一のＰ領域５″内にエミッタ電極９と検出電
極１４とが４Ｊｔ ｒｉする構造であるが、絶縁膜７お
よびゲートＭ Ｋｐ ８の一部を切り欠いて、Ｎ一層４
の表面とＮ＋領域６の表面とで挟まれたＰ領域５″の表
面上、すなわちＭＯＳトランジスタ１２のヂＶネルが形
成される領域上の一部に検出電極１４を設けている点が
異なっている。この構造によれば、端子ＭおよびＥ。間
に外部抵抗を接続することにより正孔電流１ｈをモニタ
することが可能であるとともに、端子ＭおよびＥＨ間に
入力インピーダンスの大きな電圧計を接続することによ
って、ｎｐｎトランジスタ１１のベース・エミッタ接合
に印加される順バイアス電圧そのものをモニタすること
が可能になり、この電圧値がｎｐｎトランジスタ１１が
導通する閾値に接近するか否かによりラッチアップの発
生を最も直接的に予見できる。
なお上記実施例ではエミッタモニタ端子Ｅ、を設けてい
るが、これはエミッタ端子Ｅと併用することらできる。
るが、これはエミッタ端子Ｅと併用することらできる。
また多数のＩ Ｇ Ｂ Ｔ素子が並列接続されたＩＧＢ
Ｔ装首について説明したが、第２の実施例およびその変
形例は単一のＩＧＢＴ索子の場合にも適用できる。
Ｔ装首について説明したが、第２の実施例およびその変
形例は単一のＩＧＢＴ索子の場合にも適用できる。
以上説明したように、この発明によれば、ＩＧＢＴ素子
の動作電流をモニタするモニタ端子を受けたので、該動
作電流が危険域に達したときには適当な保護動作をとる
゛ことによりラッチアップの発生を未然に防止でき、Ｉ
ＧＢＴ装首自体やそれに接続される周辺の機器に過電流
によるＪＱ傷を与えることがないなどの効果が得られる
。
の動作電流をモニタするモニタ端子を受けたので、該動
作電流が危険域に達したときには適当な保護動作をとる
゛ことによりラッチアップの発生を未然に防止でき、Ｉ
ＧＢＴ装首自体やそれに接続される周辺の機器に過電流
によるＪＱ傷を与えることがないなどの効果が得られる
。
第１図はこの発明の一実施例を示す断面構造図、第２図
はその等価回路を示す回路図、第３図はその動作時の各
部電流の時間的変化を示す図、第４図はこの発明の第２
の実施例を示す断面構造図、第５図はその等価回路を示
す回路図、第６図は第２の実施例の一変形例を示す断面
構造図、第７図は第２実施例の他の変形例を示寸断面構
造図、第８図および第９図はそれぞれ第７図の構造のＡ
−Ａ′およびＢ−８’断面図、第１０図は従来のＩＧＢ
Ｔ装置の断面構造図、第１１図はＩ ＧＢＴ素子の等価
回路を示す回路図、第１２図は従来の１ＧＢＴ装置の等
価回路を示す回路図である。 図において、１はＩＧＢＴ装置、２はＩＧＢＴ素子、３
は半導体基板、Ｍはモニタ端子である。 なお、各図中同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 第１図 Ｍ−一−−モニタ；島） 第２図 第３図 ｃ 第４図 第５図 第８図 第９図 第１２図 へ１ の 手続補正書（自発） ２０発明の名称 半導体装置 ３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名
称 （６０１）三菱電機株式会社代表者志岐守哉 ４、代理人 ・ 住 所 東京都千代田区丸の内二丁目２番
３号三菱電機株式会社内 氏名 （７３７５）弁理士大岩増雄 ５、補正の対免 明細書の発明の詳細な説明の欄 ６、補正の内容 （１） 明ＩＩＩ書第５頁第１２行ないし第１３行の
「ワイヤボンディングにより接続されている。」を、［
ワイヤボンディングおよびダイボンディングにより接続
されている。］に訂正する。 （２） 明ＩＩＩ店第５頁第１４行の「基板板」を、
「基板」に訂正する。 （３） 明１０書第１４頁第７行、第１６行および第
１８行の「第７図」を、「第３図」に訂正する。 （４） 明ｌｌＩ書第１５頁第１３行の「・・・（６
）」を、［・・・（８）］に訂正する。 （５） 明ｉｌ書第２０頁第３行の「受」を、「設」
に訂正する。 以上
はその等価回路を示す回路図、第３図はその動作時の各
部電流の時間的変化を示す図、第４図はこの発明の第２
の実施例を示す断面構造図、第５図はその等価回路を示
す回路図、第６図は第２の実施例の一変形例を示す断面
構造図、第７図は第２実施例の他の変形例を示寸断面構
造図、第８図および第９図はそれぞれ第７図の構造のＡ
−Ａ′およびＢ−８’断面図、第１０図は従来のＩＧＢ
Ｔ装置の断面構造図、第１１図はＩ ＧＢＴ素子の等価
回路を示す回路図、第１２図は従来の１ＧＢＴ装置の等
価回路を示す回路図である。 図において、１はＩＧＢＴ装置、２はＩＧＢＴ素子、３
は半導体基板、Ｍはモニタ端子である。 なお、各図中同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 第１図 Ｍ−一−−モニタ；島） 第２図 第３図 ｃ 第４図 第５図 第８図 第９図 第１２図 へ１ の 手続補正書（自発） ２０発明の名称 半導体装置 ３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名
称 （６０１）三菱電機株式会社代表者志岐守哉 ４、代理人 ・ 住 所 東京都千代田区丸の内二丁目２番
３号三菱電機株式会社内 氏名 （７３７５）弁理士大岩増雄 ５、補正の対免 明細書の発明の詳細な説明の欄 ６、補正の内容 （１） 明ＩＩＩ書第５頁第１２行ないし第１３行の
「ワイヤボンディングにより接続されている。」を、［
ワイヤボンディングおよびダイボンディングにより接続
されている。］に訂正する。 （２） 明ＩＩＩ店第５頁第１４行の「基板板」を、
「基板」に訂正する。 （３） 明１０書第１４頁第７行、第１６行および第
１８行の「第７図」を、「第３図」に訂正する。 （４） 明ｌｌＩ書第１５頁第１３行の「・・・（６
）」を、［・・・（８）］に訂正する。 （５） 明ｉｌ書第２０頁第３行の「受」を、「設」
に訂正する。 以上
Claims (7)
- （１）半導体基板と、 前記半導体基板上に形成された絶縁ゲート型バイポーラ
トランジスタと、 前記絶縁ゲート型バイポーラトランジスタの動作電流を
モニタするモニタ端子とを備えた半導体装置。 - （２）前記半導体基板は第１の導電型を有し、前記絶縁
ゲート型バイポーラトランジスタは、前記半導体基板の
一方主面上に形成された第２の導電型の層と、 前記層の表面内に形成された第１の導電型の第１の領域
と、 前記第１の領域の表面内に形成された第２の導電型の第
２の領域と、 前記層の表面と前記第２の領域の表面とで挟まれた前記
第１の領域の表面上に形成された絶縁膜と、 前記絶縁膜上に形成された制御電極と、 前記半導体基板の他方主面上に形成された第１電極と、 前記第１および第２の領域に電気的に接続されるよう形
成された第２電極とを備えた、特許請求の範囲第１項記
載の半導体装置。 - （３）複数個の前記絶縁ゲート型バイポーラトランジス
タを有し、 該複数個の絶縁ゲート型バイポーラトランジスタの前記
第２電極の一部は前記モニタ端子に接続され、 前記複数個の絶縁ゲート型バイポーラトランジスタの前
記第２電極の残りならびに前記制御電極および第１電極
はそれぞれ共通接続される、特許請求の範囲第２項記載
の半導体装置。 - （４）前記層の表面内に形成された第１の導電型の第３
の領域と、 前記第３の領域に電気的に接続されるよう形成された検
出電極とをさらに備え、 前記検出電極は前記モニタ端子に接続される、特許請求
の範囲第２項記載の半導体装置。 - （５）前記第１の領域に電気的に接続されるよう形成さ
れた検出電極をさらに備え、 前記検出電極は前記モニタ端子に接続される、特許請求
の範囲第２項記載の半導体装置。 - （６）前記検出電極は前記層の表面と前記第２の領域の
表面とで挟まれた前記第１の領域の表面に電気的に接続
される、特許請求の範囲第５項記載の半導体装置。 - （７）前記絶縁膜およびその上に形成された前記制御電
極は切欠き部を有し、 前記検出電極は前記切欠き部において前記第１の領域の
表面に電気的に接続される、特許請求の範囲第６項記載
の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62142713A JP2722453B2 (ja) | 1987-06-08 | 1987-06-08 | 半導体装置 |
| US07/296,861 US4990978A (en) | 1987-06-08 | 1989-01-13 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62142713A JP2722453B2 (ja) | 1987-06-08 | 1987-06-08 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63306669A true JPS63306669A (ja) | 1988-12-14 |
| JP2722453B2 JP2722453B2 (ja) | 1998-03-04 |
Family
ID=15321842
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62142713A Expired - Lifetime JP2722453B2 (ja) | 1987-06-08 | 1987-06-08 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4990978A (ja) |
| JP (1) | JP2722453B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02290077A (ja) * | 1989-04-28 | 1990-11-29 | Mitsubishi Electric Corp | 絶縁ゲート型バイポーラトランジスタ |
| JPH0595118A (ja) * | 1991-10-01 | 1993-04-16 | Nippondenso Co Ltd | 絶縁ゲート型バイポーラトランジスタ |
| JP2012084634A (ja) * | 2010-10-08 | 2012-04-26 | Honda Motor Co Ltd | 半導体装置 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0313000B1 (de) * | 1987-10-21 | 1998-05-06 | Siemens Aktiengesellschaft | Verfahren zum Herstellen eines Bipolartransistors mit isolierter Gateelektrode |
| US5536957A (en) * | 1990-01-16 | 1996-07-16 | Mitsubishi Denki Kabushiki Kaisha | MOS field effect transistor having source/drain regions surrounded by impurity wells |
| US5172208A (en) * | 1990-07-30 | 1992-12-15 | Texas Instruments Incorporated | Thyristor |
| US5240865A (en) * | 1990-07-30 | 1993-08-31 | Texas Instruments Incorporated | Method of forming a thyristor on an SOI substrate |
| JP3180831B2 (ja) * | 1991-03-22 | 2001-06-25 | 富士電機株式会社 | 絶縁ゲート制御半導体装置 |
| GB9222455D0 (en) * | 1992-10-26 | 1992-12-09 | Philips Electronics Uk Ltd | A current sensing circuit |
| DE19823768A1 (de) * | 1998-05-28 | 1999-12-02 | Bosch Gmbh Robert | Smartpower-Bauelement |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63289954A (ja) * | 1987-03-31 | 1988-11-28 | ゼネラル・エレクトリック・カンパニイ | モノリシック半導体装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60152055A (ja) * | 1984-01-20 | 1985-08-10 | Matsushita Electric Ind Co Ltd | 相補型ｍｏｓ半導体装置 |
| US4672407A (en) * | 1984-05-30 | 1987-06-09 | Kabushiki Kaisha Toshiba | Conductivity modulated MOSFET |
| JPH0620141B2 (ja) * | 1985-03-28 | 1994-03-16 | 株式会社東芝 | 導電変調型ｍｏｓｆｅｔ |
| DE3689680T2 (de) * | 1985-09-30 | 1994-06-23 | Toshiba Kawasaki Kk | Mittels Steuerelektrode abschaltbarer Thyristor mit unabhängigen Zünd-/Lösch-Kontrolltransistoren. |
-
1987
- 1987-06-08 JP JP62142713A patent/JP2722453B2/ja not_active Expired - Lifetime
-
1989
- 1989-01-13 US US07/296,861 patent/US4990978A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63289954A (ja) * | 1987-03-31 | 1988-11-28 | ゼネラル・エレクトリック・カンパニイ | モノリシック半導体装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02290077A (ja) * | 1989-04-28 | 1990-11-29 | Mitsubishi Electric Corp | 絶縁ゲート型バイポーラトランジスタ |
| JPH0595118A (ja) * | 1991-10-01 | 1993-04-16 | Nippondenso Co Ltd | 絶縁ゲート型バイポーラトランジスタ |
| JP2012084634A (ja) * | 2010-10-08 | 2012-04-26 | Honda Motor Co Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2722453B2 (ja) | 1998-03-04 |
| US4990978A (en) | 1991-02-05 |
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