JP2722453C - - Google Patents
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は絶縁ゲート型バイポーラトランジスタ（Insulated Gate Bipolar T
ransistor；以下ＩＧＢＴと称す）に関し、特にそのラッチアップの防止に関す
る。 〔従来の技術〕 第１０図は従来のＩＧＢＴ装置の概略構造を示す断面図である。一般にＩＧＢ
Ｔ装置１は多数のＩＧＢＴ素子２が並列接続された構造を有しており、単一のＩ
ＧＢＴ素子２の等価回路を第１１図、ＩＧＢＴ装置１全体の等価回路を第１２図
に示す。 第１０図において、Ｐ+半導体基板３の一方主面上にはＮ-層４がエピタキシャ
ル成長されている。このＮ-層４の表面から選択的に不純物を拡散して、複数の Ｐ領域５が形成され、さらにこのＰ領域５の表面から選択的に不純物を拡散して
、各２個のＮ+領域６が形成されている。Ｎ-層４の表面とＮ+領域６の表面とで
挟まれたＰ領域５の表面上には絶縁膜７が形成され、この絶縁膜７は隣接するＩ
ＧＢＴ素子２間で一体となるようＮ-層４の表面上にも形成されている。絶縁膜
７上には例えばポリシリコンから成るゲート電極８が形成され、またＰ領域５お
よびＮ+領域６の両方に電気的に接続されるように例えばアルミなどの金属のエ
ミッタ電極９が形成されている。このエミッタ電極９は、同一Ｐ領域５内におい
て隣接するＩＧＢＴ素子２間で共通に形成される。なおゲート電極８およびエミ
ッタ電極９は、図示しない絶縁膜を介した多層構造とすることにより、多数のＩ
ＧＢＴ素子２に対しそれぞれ共通に電気的につながった構造となっている。Ｐ+
半導体基板３の裏面には金属のコレクタ電極１０が全ＩＧＢＴ素子２に対し一体
に形成されている。そしてゲート電極８はこのＩＧＢＴ装置１のゲート端子Ｇに
、エミッタ電極９はエミッタ端子Ｅに、またコレクタ電極１０はコレクタ端子１
０にそれぞれワイヤボンディングおよびダイボンディングにより接続されている
。 このように、各ＩＧＢＴ素子２は、Ｐ+基板３上にＮチャネルの２重拡散縦型
ＭＯＳＦＥＴを形成した構造を有しており、また第１１図の等価回路から明らか
なように、ｐｎｐｎサイリスタとＮチャネルＭＯＳＦＥＴの複合素子であるとい
える。コレクタ端子Ｃに正電圧が印加され、エミッタ端子Ｅが接地され、ゲート
端子Ｇに適当な制御電圧が印加される通常動作時において、Ｎ-層４から成るド
レインに成功が注入されるため、低いＯＮ抵抗が達成される。またゲート電極８
はトランジスタの能動領域から絶縁されているため電流は流れない。つまりＩＧ
ＢＴ装置１はバイポーラトランジスタの低いＯＮ抵抗とＭＯＳＦＥＴの高い入力
インピーダンスの両特性を兼備しており、例えばＩＧＢＴ素子２を数千個並列接
続したＩＧＢＴ装置１を形成することにより、５０Ａ程度の電流を流すことの可
能な高性能なパワートランジスタが実現できる。 ＩＧＢＴ素子２に流れる電流が小さい範囲では、Ｐ領域５の拡散抵抗Ｒsの両
端の電位差が小さく、ｎｐｎトランジスタ１１のベース・エミッタ間が短絡状態
に保たれる。この状態ではｎｐｎトランジスタ１１は動作せず、ＩＧＢＴ素子２ はＮチャネルＭＯＳＦＥＴ１２とｐｎｐトランジスタ１３の複合素子として動作
する。この場合にはｐｎｐトランジスタ１３のベース電流がＮチャネルＭＯＳＦ
ＥＴ１２によって制御されることになるので、ゲート端子Ｇに加える制御信号に
よってＩＧＢＴ素子２の主電流ｉCを制御することが可能となる。 第１１図の等価回路より明らかなように、ＩＧＢＴ素子２の主電流ｉCは、Ｍ
ＯＳＦＥＴ１２を流れる電子電流ｉeとｐｎｐトランジスタ１３のコレクタ電流
（これは正孔電流）ｉhとの和になる。すなわちエミッタ端子Ｅに流れる電流を
ｉEとすれば、 ｉC＝ｉE＝ｉe＝ｉh …(1) の関係が成り立つ。これを第１０図を用いて説明すれば、ゲート電極８に印加さ
れた制御信号によりその下のＰ領域５にチャネルが形成されてドレインすなわち
Ｎ-領域４に電子が注入され、一方ｐｎｐトランジスタ１３のベースすなわちＮ-
領域４にコレクタすなわちＰ+領域３から正孔が注入され、この注入された正孔
の一部は上記電子と再結合して消滅し、残りはコレクタ電流ｉhとなってＰ領域
５を流れる。 〔発明が解決しようとする問題点〕 従来の半導体装置であるＩＧＢＴ装置１は以上のように構成されており、ＩＧ
ＢＴ素子２の主電流ｉCが例えばゲート端子Ｇに印加されるノイズ等の何らかの
外的原因により増加すると、電子電流ｉeおよび正孔電流ｉhが増加する。このと
き正孔電流ｉhがある値を越えると、抵抗Ｒsでの電圧降下がｎｐｎトランジスタ
１１の導通する閾値を越えてしまい、言い換えればｎｐｎトランジスタ１１のベ
ース・エミッタ間がその拡散電位以上に順バイアスされてしまい、その結果、ｎ
ｐｎトランジスタ１１とｐｎｐトランジスタ１３とから成るｐｎｐｎサイリスタ
部が導通状態となる。この状態ではゲート端子Ｇに印加する制御信号によってＩ
ＧＢＴ素子２の主電流ｉCを制御することはできなくなる。この現象はラッチア
ップと呼ばれている。ラッチアップを防止するためには抵抗Ｒsができるだけ小
さくなるようにＰ領域５を形成すればよいが、それにも限度がある。このため一
旦ラッチアップが発生すると、過大な主電流ｉCが無制御に流れることになり、
ＩＧＢＴ装置１を破壊するのみならすこれに接続されている周辺の機器に損傷を 与えてしまうという問題があった。 この発明は上記のような問題点を解消するためになされたもので、ラッチアッ
プの発生を有効に防止することができる半導体装置を提供することを目的とする
。 〔問題点を解決するための手段〕 この発明に係る半導体装置は、半導体基板と、半導体基板上に形成された絶縁
ゲート型バイポーラトランジスタと、絶縁ゲート型バイポーラトランジスタの動
作電流からラッチアップ発生直前の電流を検知して、制御電極を遮断するための
電流検出用外部素子を接続するモニタ端子とを備えた半導体装置であって、半導
体基板は第１の導電型を有し、絶縁ゲート型バイポーラトランジスタは、半導体
基板の一方主面上に形成された第２の導電型の層と、層の表面内に形成された第
１の導電型の第１の領域と、第１の領域の表面内に形成された第２の導電型の第
２の領域と、層の表面と第２の領域の表面とで挟まれた第１の領域の表面上に形
成された絶縁膜と、絶縁膜上に形成された制御電極と、半導体基板の他方主面上
に形成された第１電極と、第１および第２の領域に電気的に接続されるよう形成
された第２電極とを備え、複数個の絶縁ゲート型バイポーラトランジスタが層を
共有して設けられ、複数個の絶縁ゲート型バイポーラトランジスタの第２電極の
一部はモニタ端子に接続され、複数個の絶縁ゲート型バイポーラトランジスタの
第２電極の残りならびに制御電極および第１電極はそれぞれ共通接続されたもの
である。 また、半導体基板と、半導体基板上に形成された絶縁ゲート型バイポーラトラ
ンジスタと、絶縁ゲート型バイポーラトランジスタの動作電流からラッチアップ
発生直前の電流を検知して、制御電極を遮断するための電流検出用外部素子を接
続するモニタ端子とを備えた半導体装置であって、半導体基板は第１の導電型を
有し、絶縁ゲート型バイポーラトランジスタは、半導体基板の一方主面上に形成
された第２の導電型の層と、層の表面内に形成された第１の導電型の第１の領域
と、第１の領域の表面内に形成された第２の導電型の第２の領域と、層の表面と
第２の領域の表面とで挟まれた第１の領域の表面上に形成された絶縁膜と、絶縁
膜上に形成された制御電極と、半導体基板の他方主面上に形成された第１電極と 、第１および第２の領域に電気的に接続されるよう形成された第２電極とを備え
、層の表面内に形成されるとともに、自身の表面内には第２の領域のような別領
域が形成されない第１の導電型の第３の領域と、第３の領域に電気的に接続され
るよう形成された検出電極とをさらに備え、検出電極はモニタ端子に接続された
ものである。 また、半導体基板と、半導体基板上に形成された少なくとも１つの絶縁ゲート
型バイポーラトランジスタと、絶縁ゲート型バイポーラトランジスタの動作電流
からラッチアップ発生直前の電流を検知して、制御電極を遮断するための電流検
出用外部素子を接続するモニタ端子とを備えた半導体装置であって、半導体基板
は第１の導電型を有し、絶縁ゲート型バイポーラトランジスタは、半導体基板の
一方主面上に形成された第２の導電型の層と、層の表面内に形成された第１の導
電型の第１の領域と、第１の領域の表面内に形成された第２の導電型の第２の領
域と、層の表面と第２の領域の表面とで挟まれた第１の領域の表面上に形成され
た絶縁膜と、絶縁膜上に形成された制御電極と、半導体基板の他方主面上に形成
された第１電極と、第１および第２の領域に電気的に接続されるよう形成された
第２電極とを備え、少なくとも１つの絶縁ゲート型バイポーラトランジスタの第
１の領域のみに電気的に接続されるよう形成された検出電極をさらに備え、検出
電極はモニタ端子に接続されたものである。 さらに、検出電極は層の表面と第２の領域の表面とで挟まれた第１の領域の表
面に電気的に接続されたものである。 加えて、絶縁膜およびその上に形成された制御電極は切欠き部を有し、検出電
極は切欠き部において第１の領域の表面に電気的に接続されたものである。 〔作用〕 この発明におけるモニタ端子を介してＩＧＢＴ素子の動作電流がモニタできる
ため、該動作電流が危険領域に達したときには適当な保護動作をとることにより
ラッチアップに突入するのを回避することができる。 〔実施例〕 第１図はこの発明による半導体装置の一実施例であるＩＧＢＴ装置の概略構造
を示す断面図であり、第２図はその等価回路を示す回路図である。この実施例に 係るＩＧＢＴ装置１は、第１０図および第１２図に示す従来のＩＧＢＴ装置１と
比べて次の点が異なっている。すなわち、並列接続された多数のＩＧＢＴ素子２
のうちの一部のＩＧＢＴ素子２’のエミッタ電極９は新たに設けられたモニタ端
子Ｍにワイヤボンディングにより接続されており、また残りのエミッタ電極９を
エミッタ端子Ｅにワイヤボンディングにより接続する際、そのボンディングワイ
ヤをエミッタ端子Ｅからさらに、新たに設けられたエミッタモニタ端子ＥMにま
で延長して、前記残りのエミッタ電極９がエミッタ端子Ｅおよびエミッタモニタ
端子ＥMの両方に接続されるよう構成してある。他の構成は第１０図および第１
２図に示す従来のＩＧＢＴ装置１と同様である。 この実施例に係るＩＧＢＴ装置１では、第２図に示すように端子ＭおよびＥM
間に外部抵抗Ｒを接続することにより、該外部抵抗Ｒの両端に現われる電位差に
よってＩＧＢＴ装置１の主電流ＩCをモニタすることができる。すなわち外部抵
抗Ｒを流れる電流ｉEはＩＧＢＴ装置１のエミッタ電流ＩEを分流したものであり
、 ＩC ＝ ＩE …(2) の関係が成り立つことから、ｉEをモニタすることにより主電流ＩCの値を知るこ
とができる。ＩEに対するｉEの割合は、何個のＩＧＢＴ素子２をモニタ端子Ｍに
接続するかにより決定される。そしてｉEのモニタリングによってＩCがラッチア
ップ危険域に達したことが検知されれば、例えばモニタ信号によって保護回路を
動作させてゲート端子Ｇへの制御信号を遮断することにより、ラッチアップの発
生を未然に防止できる。 ここで、第２図のＩＧＢＴ素子２’に注目して、第１１図の場合と同様に、そ
の主電流をｉC、ｐｎｐトランジスタ１３のコレクタを流れる正孔電流をｉn、Ｎ
チャネルＭＯＳＦＥＴ１２を流れる電子電流をｉeとする。第３図を参照して、
時刻ｔ0からｔlの間の正常動作状態において、ＩＧＢＴ素子２’に定常の主電流
ｉC（これを第３図（Ａ）に示すようにｉC0とする）が流れているものとする。
この状態ではＩＧＢＴ素子２’はラッチアップしていないので、ゲート端子Ｇに
与える制御信号により主電流ｉCを制御することが可能である。この場合、抵抗
Ｒsを流れる正孔電流ｉh（これを第３図（Ｃ）に示すようにｉh0とする）は近似 的に次式で与えられる。 ｉh0＝αN・ｉC0 …(3) ここでαNはｐｎｐトランジスタ１３のベース接地電流利得である。この状態に
おけるエミッタ電流ｉEを第３図（Ｂ）に示すようにｉE0とすると、電流連続の
条件から ｉE0 ＝ ｉC0 …(4) が成り立つ。したがって、(3),(4)式より正孔電流ｉh0とエミッタ電流ｉE0は比
例関係にあるので、定常状態であればエミッタ電流ｉEをモニタすることにより
正孔電流ｉhを正確にモニタすることができ、ラッチアップの発生を正確に予見
できる。なぜなら、ラッチアップの発生は正孔電流ｉhの増大による抵抗Ｒsでの
電圧降下の増加に起因するものだからである。 ところが、ＩＧＢＴ装置１の動作が過渡状態である場合には様子が異なり、上
記した第１実施例では正孔電流ｉhを正確にモニタするのが難しくなる。いま、
ＩＧＢＴ装置１の主電流ＩCが何らかの外的原因によってステップ状に増加し、
これに伴ってＩＧＢＴ素子２’の主電流ｉCがｉC0からｉC1（ｉC1＞ｉC0）へと
ステップ状に増加した後、再びｉC0にステップ状に減少する場合を想定する。こ
の場合のＩＧＢＴ素子２’の主電流ｉC、エミッタ電流ｉEおよび正孔電流ｉhの
時間的変化をそれぞれ第３図（Ａ）、（Ｂ）および（Ｃ）の時刻ｔ1からｔ2の間
に示す。 主電流ｉCがステップ状に増加すると、エミッタ電流ｉEもステップ状に増加す
るが、正孔電流ｉhの増加はゆるやかである。これは主電流ｉCの増加に起因する
正孔が、ｐｎｐトランジスタ１３のベース領域であるＮ-層４に注入され、拡散
したのち正孔電流ｉhとなって抵抗Ｒsを流れるためである。第３図（Ｃ）の増加
曲線は近似的に次式で与えられる。 また第３図（Ｃ）の減少曲線は近似的に次式で与えられる。 ここでωNはｐｎｐトランジスタ１３のアルファ遮断角周波数である。 第３図において、パルス幅（ｔ2−ｔ1）が大きくてωN（ｔ2−ｔ1）≫１の関
係が成立する場合には、第３図（Ｃ）の増加曲線の最大値ｉhpは(5)式より求め
られ、次のようになる。 ｉhp＝αNｉC0＋αN（ｉC1−ｉC0） ＝αNｉC1 …(7) すなわち、パルス幅が広い場合には、正孔電流ｉhは主電流ｉCおよびエミッタ電
流ｉEに比例するから、エミッタ電流ｉEを測定することによって、正孔電流ｉh
をモニタすることができる。 一方、パルス幅（ｔ2−ｔ1）が短い場合には、(5)式より、正孔電流ｉhの最大
値ｉhpは次式で与えられる。 すなわち、パルス幅（ｔ2−ｔ1）が短い場合には、正孔電流の最大値ｉhpはパル
ス幅の関数となり、必ずしも主電流ｉCに比例しなくなる。そのため、上記した
第１実施例のＩＧＢＴ装置１においては、正孔電流ｉhを必ずしも正確にモニタ
することができなくなり、例えば保護回路を連動させた場合などには誤動作の可
能性が出てくる。すなわち、ラッチアップの原因であるｉhが危険域に達してい
ないにもかかわらず、ｉEが危険域に達したことにより誤って保護動作をとって
しまう場合がある。 第４図はこのような問題点を改良した、この発明による半導体装置の第２の実
施例であるＩＧＢＴ装置の構造を概略的に示す断面図であり、第５図はその等価
回路を示す回路図である。この第２の実施例に係るＩＧＢＴ装置１では、Ｎ-層
４の表面内に形成された複数のＰ領域５の一部５’に、Ｎ+領域６を設けていな
い。そしてこのＰ領域５’に電気的に接続されるように例えばアルミから成る検
出電極１４を形成し、この検出電極１４をモニタ端子Ｍに接続することにより、
コレクタ端子Ｃとモニタ端子Ｍ間にｐｎｐトランジスタ１５を作り出している。 ｐｎｐトランジスタ１５のベース電流はＭＯＳトランジスタ１２を介して供給
されるので、ｐｎｐトランジスタ１５は各ＩＧＢＴ素子２のｐｎｐトランジスタ
１３と同様に動作し、そのコレクタには各ＩＧＢＴ素子２のｐｎｐトランジスタ
１３のコレクタに流れる正孔電流ｉhに応じた正孔電流ｉh’が流れる。したがっ
て第５図に示すように、端子ＭおよびＥM間に外部抵抗Ｒを接続することにより
、該外部抵抗Ｒの両端に表われる電位差によってＩＧＢＴ素子２の正孔電流ｉh
自体を正確にモニタすることができる。 前述したように、パルス幅の短い過電流が流れた場合には、第１図および第２
図に示す第１の実施例に係るＩＧＢＴ装置１では、ラッチアップの原因となる正
孔電流ｉhを正確にモニタすることができなくなる。これに対し本第２の実施例
においては、正孔電流ｉh自体をモニタするものであるため、過電流のパルス幅
にかかわらず正孔電流ｉhを正確にモニタすることが可能であり、このモニタ信
号によって保護回路を正確に動作させることが可能になる。 第６図は第４図および第５図に示した第２の実施例の変形例に係るＩＧＢＴ装
置の構造を概略的に示す断面図である。この変形例では同一のＰ領域５”内にエ
ミッタ電極９と検出電極１４とを設けており、その他の構成は上記第２の実施例
と同様である。この変形例においても上記第２の実施例と同様の効果を奏する。
なお、第４図および第６図において、検出電極１４が設けられるＰ領域５’、５
”は１つであるように示してあるが、複数でもよいことは勿論である。また第４
図において、絶縁膜７およびゲート電極８は検出電極１４が設けられるＰ領域５
’上にも配置されているが、これは他の絶縁膜７およびゲート電極８と同一形状
にして製造を容易にするのが目的であって、動作上は必ずしもＰ領域５’上には
存在する必要はない。 第７図は上記第２の実施例の他の変形例に係るＩＧＢＴ装置の構造を示す斜視
図であり、第８図および第９図はそれぞれ第７図の構造のＡ−Ａ’断面およびＢ
−Ｂ’断面を示す断面図である。この変形例は第６図の変形例と同様、同一のＰ
領域５”内にエミッタ電極９と検出電極１４とが併存する構造であるが、絶縁膜
７およびゲート電極８の一部を切り欠いて、Ｎ-層４の表面とＮ+領域６の表面と
で挟まれたＰ領域５”の表面上、すなわちＭＯＳトランジスタ１２のチャネルが 形成される領域上の一部に検出電極１４を設けている点が異なっている。この構
造によれば、端子ＭおよびＥM間に外部抵抗を接続することにより正孔電流ｉhを
モニタすることが可能であるとともに、端子ＭおよびＥM間に入力インピーダン
スの大きな電圧計を接続することによって、ｎｐｎトランジスタ１１のベース・
エミッタ接合に印加される順バイアス電圧そのものをモニタすることが可能にな
り、この電圧値がｎｐｎトランジスタ１１が導通する閾値に接近するか否かによ
りラッチアップの発生を最も直接的に予見できる。 なお上記実施例ではエミッタモニタ端子ＥMを設けているが、これはエミッタ
端子Ｅと併用することもできる。また多数のＩＧＢＴ素子が並列接続されたＩＧ
ＢＴ装置について説明したが、第２の実施例およびその変形例は単一のＩＧＢＴ
素子の場合にも適用できる。 〔発明の効果〕 以上説明したように、この発明によれば、ＩＧＢＴ素子の動作電流をモニタす
るモニタ端子を設けたので、該動作電流が危険域に達したときには適当な保護動
作をとることによりラッチアップの発生を未然に防止でき、ＩＧＢＴ装置自体や
それに接続される周辺の機器に過電流による損傷を与えることがないなどの効果
が得られる。
ransistor；以下ＩＧＢＴと称す）に関し、特にそのラッチアップの防止に関す
る。 〔従来の技術〕 第１０図は従来のＩＧＢＴ装置の概略構造を示す断面図である。一般にＩＧＢ
Ｔ装置１は多数のＩＧＢＴ素子２が並列接続された構造を有しており、単一のＩ
ＧＢＴ素子２の等価回路を第１１図、ＩＧＢＴ装置１全体の等価回路を第１２図
に示す。 第１０図において、Ｐ+半導体基板３の一方主面上にはＮ-層４がエピタキシャ
ル成長されている。このＮ-層４の表面から選択的に不純物を拡散して、複数の Ｐ領域５が形成され、さらにこのＰ領域５の表面から選択的に不純物を拡散して
、各２個のＮ+領域６が形成されている。Ｎ-層４の表面とＮ+領域６の表面とで
挟まれたＰ領域５の表面上には絶縁膜７が形成され、この絶縁膜７は隣接するＩ
ＧＢＴ素子２間で一体となるようＮ-層４の表面上にも形成されている。絶縁膜
７上には例えばポリシリコンから成るゲート電極８が形成され、またＰ領域５お
よびＮ+領域６の両方に電気的に接続されるように例えばアルミなどの金属のエ
ミッタ電極９が形成されている。このエミッタ電極９は、同一Ｐ領域５内におい
て隣接するＩＧＢＴ素子２間で共通に形成される。なおゲート電極８およびエミ
ッタ電極９は、図示しない絶縁膜を介した多層構造とすることにより、多数のＩ
ＧＢＴ素子２に対しそれぞれ共通に電気的につながった構造となっている。Ｐ+
半導体基板３の裏面には金属のコレクタ電極１０が全ＩＧＢＴ素子２に対し一体
に形成されている。そしてゲート電極８はこのＩＧＢＴ装置１のゲート端子Ｇに
、エミッタ電極９はエミッタ端子Ｅに、またコレクタ電極１０はコレクタ端子１
０にそれぞれワイヤボンディングおよびダイボンディングにより接続されている
。 このように、各ＩＧＢＴ素子２は、Ｐ+基板３上にＮチャネルの２重拡散縦型
ＭＯＳＦＥＴを形成した構造を有しており、また第１１図の等価回路から明らか
なように、ｐｎｐｎサイリスタとＮチャネルＭＯＳＦＥＴの複合素子であるとい
える。コレクタ端子Ｃに正電圧が印加され、エミッタ端子Ｅが接地され、ゲート
端子Ｇに適当な制御電圧が印加される通常動作時において、Ｎ-層４から成るド
レインに成功が注入されるため、低いＯＮ抵抗が達成される。またゲート電極８
はトランジスタの能動領域から絶縁されているため電流は流れない。つまりＩＧ
ＢＴ装置１はバイポーラトランジスタの低いＯＮ抵抗とＭＯＳＦＥＴの高い入力
インピーダンスの両特性を兼備しており、例えばＩＧＢＴ素子２を数千個並列接
続したＩＧＢＴ装置１を形成することにより、５０Ａ程度の電流を流すことの可
能な高性能なパワートランジスタが実現できる。 ＩＧＢＴ素子２に流れる電流が小さい範囲では、Ｐ領域５の拡散抵抗Ｒsの両
端の電位差が小さく、ｎｐｎトランジスタ１１のベース・エミッタ間が短絡状態
に保たれる。この状態ではｎｐｎトランジスタ１１は動作せず、ＩＧＢＴ素子２ はＮチャネルＭＯＳＦＥＴ１２とｐｎｐトランジスタ１３の複合素子として動作
する。この場合にはｐｎｐトランジスタ１３のベース電流がＮチャネルＭＯＳＦ
ＥＴ１２によって制御されることになるので、ゲート端子Ｇに加える制御信号に
よってＩＧＢＴ素子２の主電流ｉCを制御することが可能となる。 第１１図の等価回路より明らかなように、ＩＧＢＴ素子２の主電流ｉCは、Ｍ
ＯＳＦＥＴ１２を流れる電子電流ｉeとｐｎｐトランジスタ１３のコレクタ電流
（これは正孔電流）ｉhとの和になる。すなわちエミッタ端子Ｅに流れる電流を
ｉEとすれば、 ｉC＝ｉE＝ｉe＝ｉh …(1) の関係が成り立つ。これを第１０図を用いて説明すれば、ゲート電極８に印加さ
れた制御信号によりその下のＰ領域５にチャネルが形成されてドレインすなわち
Ｎ-領域４に電子が注入され、一方ｐｎｐトランジスタ１３のベースすなわちＮ-
領域４にコレクタすなわちＰ+領域３から正孔が注入され、この注入された正孔
の一部は上記電子と再結合して消滅し、残りはコレクタ電流ｉhとなってＰ領域
５を流れる。 〔発明が解決しようとする問題点〕 従来の半導体装置であるＩＧＢＴ装置１は以上のように構成されており、ＩＧ
ＢＴ素子２の主電流ｉCが例えばゲート端子Ｇに印加されるノイズ等の何らかの
外的原因により増加すると、電子電流ｉeおよび正孔電流ｉhが増加する。このと
き正孔電流ｉhがある値を越えると、抵抗Ｒsでの電圧降下がｎｐｎトランジスタ
１１の導通する閾値を越えてしまい、言い換えればｎｐｎトランジスタ１１のベ
ース・エミッタ間がその拡散電位以上に順バイアスされてしまい、その結果、ｎ
ｐｎトランジスタ１１とｐｎｐトランジスタ１３とから成るｐｎｐｎサイリスタ
部が導通状態となる。この状態ではゲート端子Ｇに印加する制御信号によってＩ
ＧＢＴ素子２の主電流ｉCを制御することはできなくなる。この現象はラッチア
ップと呼ばれている。ラッチアップを防止するためには抵抗Ｒsができるだけ小
さくなるようにＰ領域５を形成すればよいが、それにも限度がある。このため一
旦ラッチアップが発生すると、過大な主電流ｉCが無制御に流れることになり、
ＩＧＢＴ装置１を破壊するのみならすこれに接続されている周辺の機器に損傷を 与えてしまうという問題があった。 この発明は上記のような問題点を解消するためになされたもので、ラッチアッ
プの発生を有効に防止することができる半導体装置を提供することを目的とする
。 〔問題点を解決するための手段〕 この発明に係る半導体装置は、半導体基板と、半導体基板上に形成された絶縁
ゲート型バイポーラトランジスタと、絶縁ゲート型バイポーラトランジスタの動
作電流からラッチアップ発生直前の電流を検知して、制御電極を遮断するための
電流検出用外部素子を接続するモニタ端子とを備えた半導体装置であって、半導
体基板は第１の導電型を有し、絶縁ゲート型バイポーラトランジスタは、半導体
基板の一方主面上に形成された第２の導電型の層と、層の表面内に形成された第
１の導電型の第１の領域と、第１の領域の表面内に形成された第２の導電型の第
２の領域と、層の表面と第２の領域の表面とで挟まれた第１の領域の表面上に形
成された絶縁膜と、絶縁膜上に形成された制御電極と、半導体基板の他方主面上
に形成された第１電極と、第１および第２の領域に電気的に接続されるよう形成
された第２電極とを備え、複数個の絶縁ゲート型バイポーラトランジスタが層を
共有して設けられ、複数個の絶縁ゲート型バイポーラトランジスタの第２電極の
一部はモニタ端子に接続され、複数個の絶縁ゲート型バイポーラトランジスタの
第２電極の残りならびに制御電極および第１電極はそれぞれ共通接続されたもの
である。 また、半導体基板と、半導体基板上に形成された絶縁ゲート型バイポーラトラ
ンジスタと、絶縁ゲート型バイポーラトランジスタの動作電流からラッチアップ
発生直前の電流を検知して、制御電極を遮断するための電流検出用外部素子を接
続するモニタ端子とを備えた半導体装置であって、半導体基板は第１の導電型を
有し、絶縁ゲート型バイポーラトランジスタは、半導体基板の一方主面上に形成
された第２の導電型の層と、層の表面内に形成された第１の導電型の第１の領域
と、第１の領域の表面内に形成された第２の導電型の第２の領域と、層の表面と
第２の領域の表面とで挟まれた第１の領域の表面上に形成された絶縁膜と、絶縁
膜上に形成された制御電極と、半導体基板の他方主面上に形成された第１電極と 、第１および第２の領域に電気的に接続されるよう形成された第２電極とを備え
、層の表面内に形成されるとともに、自身の表面内には第２の領域のような別領
域が形成されない第１の導電型の第３の領域と、第３の領域に電気的に接続され
るよう形成された検出電極とをさらに備え、検出電極はモニタ端子に接続された
ものである。 また、半導体基板と、半導体基板上に形成された少なくとも１つの絶縁ゲート
型バイポーラトランジスタと、絶縁ゲート型バイポーラトランジスタの動作電流
からラッチアップ発生直前の電流を検知して、制御電極を遮断するための電流検
出用外部素子を接続するモニタ端子とを備えた半導体装置であって、半導体基板
は第１の導電型を有し、絶縁ゲート型バイポーラトランジスタは、半導体基板の
一方主面上に形成された第２の導電型の層と、層の表面内に形成された第１の導
電型の第１の領域と、第１の領域の表面内に形成された第２の導電型の第２の領
域と、層の表面と第２の領域の表面とで挟まれた第１の領域の表面上に形成され
た絶縁膜と、絶縁膜上に形成された制御電極と、半導体基板の他方主面上に形成
された第１電極と、第１および第２の領域に電気的に接続されるよう形成された
第２電極とを備え、少なくとも１つの絶縁ゲート型バイポーラトランジスタの第
１の領域のみに電気的に接続されるよう形成された検出電極をさらに備え、検出
電極はモニタ端子に接続されたものである。 さらに、検出電極は層の表面と第２の領域の表面とで挟まれた第１の領域の表
面に電気的に接続されたものである。 加えて、絶縁膜およびその上に形成された制御電極は切欠き部を有し、検出電
極は切欠き部において第１の領域の表面に電気的に接続されたものである。 〔作用〕 この発明におけるモニタ端子を介してＩＧＢＴ素子の動作電流がモニタできる
ため、該動作電流が危険領域に達したときには適当な保護動作をとることにより
ラッチアップに突入するのを回避することができる。 〔実施例〕 第１図はこの発明による半導体装置の一実施例であるＩＧＢＴ装置の概略構造
を示す断面図であり、第２図はその等価回路を示す回路図である。この実施例に 係るＩＧＢＴ装置１は、第１０図および第１２図に示す従来のＩＧＢＴ装置１と
比べて次の点が異なっている。すなわち、並列接続された多数のＩＧＢＴ素子２
のうちの一部のＩＧＢＴ素子２’のエミッタ電極９は新たに設けられたモニタ端
子Ｍにワイヤボンディングにより接続されており、また残りのエミッタ電極９を
エミッタ端子Ｅにワイヤボンディングにより接続する際、そのボンディングワイ
ヤをエミッタ端子Ｅからさらに、新たに設けられたエミッタモニタ端子ＥMにま
で延長して、前記残りのエミッタ電極９がエミッタ端子Ｅおよびエミッタモニタ
端子ＥMの両方に接続されるよう構成してある。他の構成は第１０図および第１
２図に示す従来のＩＧＢＴ装置１と同様である。 この実施例に係るＩＧＢＴ装置１では、第２図に示すように端子ＭおよびＥM
間に外部抵抗Ｒを接続することにより、該外部抵抗Ｒの両端に現われる電位差に
よってＩＧＢＴ装置１の主電流ＩCをモニタすることができる。すなわち外部抵
抗Ｒを流れる電流ｉEはＩＧＢＴ装置１のエミッタ電流ＩEを分流したものであり
、 ＩC ＝ ＩE …(2) の関係が成り立つことから、ｉEをモニタすることにより主電流ＩCの値を知るこ
とができる。ＩEに対するｉEの割合は、何個のＩＧＢＴ素子２をモニタ端子Ｍに
接続するかにより決定される。そしてｉEのモニタリングによってＩCがラッチア
ップ危険域に達したことが検知されれば、例えばモニタ信号によって保護回路を
動作させてゲート端子Ｇへの制御信号を遮断することにより、ラッチアップの発
生を未然に防止できる。 ここで、第２図のＩＧＢＴ素子２’に注目して、第１１図の場合と同様に、そ
の主電流をｉC、ｐｎｐトランジスタ１３のコレクタを流れる正孔電流をｉn、Ｎ
チャネルＭＯＳＦＥＴ１２を流れる電子電流をｉeとする。第３図を参照して、
時刻ｔ0からｔlの間の正常動作状態において、ＩＧＢＴ素子２’に定常の主電流
ｉC（これを第３図（Ａ）に示すようにｉC0とする）が流れているものとする。
この状態ではＩＧＢＴ素子２’はラッチアップしていないので、ゲート端子Ｇに
与える制御信号により主電流ｉCを制御することが可能である。この場合、抵抗
Ｒsを流れる正孔電流ｉh（これを第３図（Ｃ）に示すようにｉh0とする）は近似 的に次式で与えられる。 ｉh0＝αN・ｉC0 …(3) ここでαNはｐｎｐトランジスタ１３のベース接地電流利得である。この状態に
おけるエミッタ電流ｉEを第３図（Ｂ）に示すようにｉE0とすると、電流連続の
条件から ｉE0 ＝ ｉC0 …(4) が成り立つ。したがって、(3),(4)式より正孔電流ｉh0とエミッタ電流ｉE0は比
例関係にあるので、定常状態であればエミッタ電流ｉEをモニタすることにより
正孔電流ｉhを正確にモニタすることができ、ラッチアップの発生を正確に予見
できる。なぜなら、ラッチアップの発生は正孔電流ｉhの増大による抵抗Ｒsでの
電圧降下の増加に起因するものだからである。 ところが、ＩＧＢＴ装置１の動作が過渡状態である場合には様子が異なり、上
記した第１実施例では正孔電流ｉhを正確にモニタするのが難しくなる。いま、
ＩＧＢＴ装置１の主電流ＩCが何らかの外的原因によってステップ状に増加し、
これに伴ってＩＧＢＴ素子２’の主電流ｉCがｉC0からｉC1（ｉC1＞ｉC0）へと
ステップ状に増加した後、再びｉC0にステップ状に減少する場合を想定する。こ
の場合のＩＧＢＴ素子２’の主電流ｉC、エミッタ電流ｉEおよび正孔電流ｉhの
時間的変化をそれぞれ第３図（Ａ）、（Ｂ）および（Ｃ）の時刻ｔ1からｔ2の間
に示す。 主電流ｉCがステップ状に増加すると、エミッタ電流ｉEもステップ状に増加す
るが、正孔電流ｉhの増加はゆるやかである。これは主電流ｉCの増加に起因する
正孔が、ｐｎｐトランジスタ１３のベース領域であるＮ-層４に注入され、拡散
したのち正孔電流ｉhとなって抵抗Ｒsを流れるためである。第３図（Ｃ）の増加
曲線は近似的に次式で与えられる。 また第３図（Ｃ）の減少曲線は近似的に次式で与えられる。 ここでωNはｐｎｐトランジスタ１３のアルファ遮断角周波数である。 第３図において、パルス幅（ｔ2−ｔ1）が大きくてωN（ｔ2−ｔ1）≫１の関
係が成立する場合には、第３図（Ｃ）の増加曲線の最大値ｉhpは(5)式より求め
られ、次のようになる。 ｉhp＝αNｉC0＋αN（ｉC1−ｉC0） ＝αNｉC1 …(7) すなわち、パルス幅が広い場合には、正孔電流ｉhは主電流ｉCおよびエミッタ電
流ｉEに比例するから、エミッタ電流ｉEを測定することによって、正孔電流ｉh
をモニタすることができる。 一方、パルス幅（ｔ2−ｔ1）が短い場合には、(5)式より、正孔電流ｉhの最大
値ｉhpは次式で与えられる。 すなわち、パルス幅（ｔ2−ｔ1）が短い場合には、正孔電流の最大値ｉhpはパル
ス幅の関数となり、必ずしも主電流ｉCに比例しなくなる。そのため、上記した
第１実施例のＩＧＢＴ装置１においては、正孔電流ｉhを必ずしも正確にモニタ
することができなくなり、例えば保護回路を連動させた場合などには誤動作の可
能性が出てくる。すなわち、ラッチアップの原因であるｉhが危険域に達してい
ないにもかかわらず、ｉEが危険域に達したことにより誤って保護動作をとって
しまう場合がある。 第４図はこのような問題点を改良した、この発明による半導体装置の第２の実
施例であるＩＧＢＴ装置の構造を概略的に示す断面図であり、第５図はその等価
回路を示す回路図である。この第２の実施例に係るＩＧＢＴ装置１では、Ｎ-層
４の表面内に形成された複数のＰ領域５の一部５’に、Ｎ+領域６を設けていな
い。そしてこのＰ領域５’に電気的に接続されるように例えばアルミから成る検
出電極１４を形成し、この検出電極１４をモニタ端子Ｍに接続することにより、
コレクタ端子Ｃとモニタ端子Ｍ間にｐｎｐトランジスタ１５を作り出している。 ｐｎｐトランジスタ１５のベース電流はＭＯＳトランジスタ１２を介して供給
されるので、ｐｎｐトランジスタ１５は各ＩＧＢＴ素子２のｐｎｐトランジスタ
１３と同様に動作し、そのコレクタには各ＩＧＢＴ素子２のｐｎｐトランジスタ
１３のコレクタに流れる正孔電流ｉhに応じた正孔電流ｉh’が流れる。したがっ
て第５図に示すように、端子ＭおよびＥM間に外部抵抗Ｒを接続することにより
、該外部抵抗Ｒの両端に表われる電位差によってＩＧＢＴ素子２の正孔電流ｉh
自体を正確にモニタすることができる。 前述したように、パルス幅の短い過電流が流れた場合には、第１図および第２
図に示す第１の実施例に係るＩＧＢＴ装置１では、ラッチアップの原因となる正
孔電流ｉhを正確にモニタすることができなくなる。これに対し本第２の実施例
においては、正孔電流ｉh自体をモニタするものであるため、過電流のパルス幅
にかかわらず正孔電流ｉhを正確にモニタすることが可能であり、このモニタ信
号によって保護回路を正確に動作させることが可能になる。 第６図は第４図および第５図に示した第２の実施例の変形例に係るＩＧＢＴ装
置の構造を概略的に示す断面図である。この変形例では同一のＰ領域５”内にエ
ミッタ電極９と検出電極１４とを設けており、その他の構成は上記第２の実施例
と同様である。この変形例においても上記第２の実施例と同様の効果を奏する。
なお、第４図および第６図において、検出電極１４が設けられるＰ領域５’、５
”は１つであるように示してあるが、複数でもよいことは勿論である。また第４
図において、絶縁膜７およびゲート電極８は検出電極１４が設けられるＰ領域５
’上にも配置されているが、これは他の絶縁膜７およびゲート電極８と同一形状
にして製造を容易にするのが目的であって、動作上は必ずしもＰ領域５’上には
存在する必要はない。 第７図は上記第２の実施例の他の変形例に係るＩＧＢＴ装置の構造を示す斜視
図であり、第８図および第９図はそれぞれ第７図の構造のＡ−Ａ’断面およびＢ
−Ｂ’断面を示す断面図である。この変形例は第６図の変形例と同様、同一のＰ
領域５”内にエミッタ電極９と検出電極１４とが併存する構造であるが、絶縁膜
７およびゲート電極８の一部を切り欠いて、Ｎ-層４の表面とＮ+領域６の表面と
で挟まれたＰ領域５”の表面上、すなわちＭＯＳトランジスタ１２のチャネルが 形成される領域上の一部に検出電極１４を設けている点が異なっている。この構
造によれば、端子ＭおよびＥM間に外部抵抗を接続することにより正孔電流ｉhを
モニタすることが可能であるとともに、端子ＭおよびＥM間に入力インピーダン
スの大きな電圧計を接続することによって、ｎｐｎトランジスタ１１のベース・
エミッタ接合に印加される順バイアス電圧そのものをモニタすることが可能にな
り、この電圧値がｎｐｎトランジスタ１１が導通する閾値に接近するか否かによ
りラッチアップの発生を最も直接的に予見できる。 なお上記実施例ではエミッタモニタ端子ＥMを設けているが、これはエミッタ
端子Ｅと併用することもできる。また多数のＩＧＢＴ素子が並列接続されたＩＧ
ＢＴ装置について説明したが、第２の実施例およびその変形例は単一のＩＧＢＴ
素子の場合にも適用できる。 〔発明の効果〕 以上説明したように、この発明によれば、ＩＧＢＴ素子の動作電流をモニタす
るモニタ端子を設けたので、該動作電流が危険域に達したときには適当な保護動
作をとることによりラッチアップの発生を未然に防止でき、ＩＧＢＴ装置自体や
それに接続される周辺の機器に過電流による損傷を与えることがないなどの効果
が得られる。
【図面の簡単な説明】
第１図はこの発明の一実施例を示す断面構造図、第２図はその等価回路を示す
回路図、第３図はその動作時の各部電流の時間的変化を示す図、第４図はこの発
明の第２の実施例を示す断面構造図、第５図はその等価回路を示す回路図、第６
図は第２の実施例の一変形例を示す断面構造図、第７図は第２実施例の他の変形
例を示す断面構造図、第８図および第９図はそれぞれ第７図の構造のＡ−Ａ’お
よびＢ−Ｂ’断面図、第１０図は従来のＩＧＢＴ装置の断面構造図、第１１図は
ＩＧＢＴ素子の等価回路を示す回路図、第１２図は従来のＩＧＢＴ装置の等価回
路を示す回路図である。 図において、１はＩＧＢＴ装置、２はＩＧＢＴ素子、３は半導体基板、Ｍはモ
ニタ端子である。 なお、各図中同一符号は同一または相当部分を示す。
回路図、第３図はその動作時の各部電流の時間的変化を示す図、第４図はこの発
明の第２の実施例を示す断面構造図、第５図はその等価回路を示す回路図、第６
図は第２の実施例の一変形例を示す断面構造図、第７図は第２実施例の他の変形
例を示す断面構造図、第８図および第９図はそれぞれ第７図の構造のＡ−Ａ’お
よびＢ−Ｂ’断面図、第１０図は従来のＩＧＢＴ装置の断面構造図、第１１図は
ＩＧＢＴ素子の等価回路を示す回路図、第１２図は従来のＩＧＢＴ装置の等価回
路を示す回路図である。 図において、１はＩＧＢＴ装置、２はＩＧＢＴ素子、３は半導体基板、Ｍはモ
ニタ端子である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- 【特許請求の範囲】 （１） 半導体基板と、 前記半導体基板上に形成された絶縁ゲート型バイポーラトランジスタと、 前記絶縁ゲート型バイポーラトランジスタの動作電流からラッチアップ発生直
前の電流を検知して、制御電極を遮断するための電流検出用外部素子を接続する
モニタ端子とを備えた半導体装置であって、 前記半導体基板は第１の導電型を有し、 前記絶縁ゲート型バイポーラトランジスタは、 前記半導体基板の一方主面上に形成された第２の導電型の層と、 前記層の表面内に形成された第１の導電型の第１の領域と、 前記第１の領域の表面内に形成された第２の導電型の第２の領域と、 前記層の表面と前記第２の領域の表面とで挟まれた前記第１の領域の表面上に
形成された絶縁膜と、 前記絶縁膜上に形成された前記制御電極と、 前記半導体基板の他方主面上に形成された第１電極と、 前記第１および第２の領域に電気的に接続されるよう形成された第２電極とを
備え、 複数個の前記絶縁ゲート型バイポーラトランジスタが前記層を共有して設けら
れ、 該複数個の絶縁ゲート型バイポーラトランジスタの前記第２電極の一部は前記
モニタ端子に接続され、 前記複数個の絶縁ゲート型バイポーラトランジスタの前記第２電極の残りなら
びに前記制御電極および第１電極はそれぞれ共通接続されることを特徴とする半
導体装置。 （２） 半導体基板と、 前記半導体基板上に形成された絶縁ゲート型バイポーラトランジスタと、 前記絶縁ゲート型バイポーラトランジスタの動作電流からラッチアップ発生直
前の電流を検知して、制御電極を遮断するための電流検出用外部素子を接続する
モニタ端子とを備えた半導体装置であって、 前記半導体基板は第１の導電型を有し、 前記絶縁ゲート型バイポーラトランジスタは、 前記半導体基板の一方主面上に形成された第２の導電型の層と、 前記層の表面内に形成された第１の導電型の第１の領域と、 前記第１の領域の表面内に形成された第２の導電型の第２の領域と、 前記層の表面と前記第２の領域の表面とで挟まれた前記第１の領域の表面上に
形成された絶縁膜と、 前記絶縁膜上に形成された前記制御電極と、 前記半導体基板の他方主面上に形成された第１電極と、 前記第１および第２の領域に電気的に接続されるよう形成された第２電極とを
備え、 前記層の表面内に形成されるとともに、自身の表面内には前記第２の領域のよ
うな別領域が形成されない第１の導電型の第３の領域と、 前記第３の領域に電気的に接続されるよう形成された検出電極とをさらに備え
、 前記検出電極は前記モニタ端子に接続されることを特徴とする半導体装置。 （３） 半導体基板と、 前記半導体基板上に形成された少なくとも１つの絶縁ゲート型バイポーラトラ
ンジスタと、 前記絶縁ゲート型バイポーラトランジスタの動作電流からラッチアップ発生直
前の電流を検知して、制御電極を遮断するための電流検出用外部素子を接続する
モニタ端子とを備えた半導体装置であって、 前記半導体基板は第１の導電型を有し、 前記絶縁ゲート型バイポーラトランジスタは、 前記半導体基板の一方主面上に形成された第２の導電型の層と、 前記層の表面内に形成された第１の導電型の第１の領域と、 前記第１の領域の表面内に形成された第２の導電型の第２の領域と、 前記層の表面と前記第２の領域の表面とで挟まれた前記第１の領域の表面上に
形成された絶縁膜と、 前記絶縁膜上に形成された前記制御電極と、 前記半導体基板の他方主面上に形成された第１電極と、 前記第１および第２の領域に電気的に接続されるよう形成された第２電極とを
備え、 少なくとも１つの前記絶縁ゲート型バイポーラトランジスタの前記第１の領域
のみに電気的に接続されるよう形成された検出電極をさらに備え、 前記検出電極は前記モニタ端子に接続されることを特徴とする半導体装置。 （４） 前記検出電極は前記層の表面と前記第２の領域の表面とで挟まれた前
記第１の領域の表面に電気的に接続される、特許請求の範囲第３項記載の半導体
装置。 （５） 前記絶縁膜およびその上に形成された前記制御電極は切欠き部を有し
、 前記検出電極は前記切欠き部において前記第１の領域の表面に電気的に接続さ
れる、特許請求の範囲第４項記載の半導体装置。
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