JPS63302383A - 回路試験装置及び方法 - Google Patents
回路試験装置及び方法Info
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- JPS63302383A JPS63302383A JP63123714A JP12371488A JPS63302383A JP S63302383 A JPS63302383 A JP S63302383A JP 63123714 A JP63123714 A JP 63123714A JP 12371488 A JP12371488 A JP 12371488A JP S63302383 A JPS63302383 A JP S63302383A
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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- G01R31/281—Specific types of tests or tests for a specific type of fault, e.g. thermal mapping, shorts testing
- G01R31/2812—Checking for open circuits or shorts, e.g. solder bridges; Testing conductivity, resistivity or impedance
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、−Ｓに測定及び試験装置に関するものであり
、特にデジタルコンポーネントのテストを行なうための
インサーキット（ｉｎ−ｃｉｒｃｕｉｔ）試験装置とそ
の試験方法に関するものである。
、特にデジタルコンポーネントのテストを行なうための
インサーキット（ｉｎ−ｃｉｒｃｕｉｔ）試験装置とそ
の試験方法に関するものである。
（従来技術とその問題点）
製造及び生産の品質管理を行なうには、電子コンポーネ
ント（複数）をプリント回路基板へ物理的にハンダ付け
した後、そのコンポーネントをテストするためのシステ
ムを実現する必要がある。
ント（複数）をプリント回路基板へ物理的にハンダ付け
した後、そのコンポーネントをテストするためのシステ
ムを実現する必要がある。
コンポーネントのテストには、いくつかの異なる手法が
用いられてきた６例えば、機能（ファンクショナル）テ
ストでは、あらかじめ決められた入力信号を加え、プリ
ント回路基板の出力をモニターして、コンポーネントの
全てが存在しており、且つ正しく動作しているかどうか
の判定を行なう。機能テストの場合、最終結果としては
、ＰＣボードが適性に機能しているかどうかの判定を行
なう優れた方法ではあるが、基板の個々のコンポーネン
トについての機能分析に関する情報は、はとんど、ある
いは、全く得られない。複雑なプログラミング技術を用
いて、慎重に入力データを選択し、出力データを分析す
ることによって、機能していない基板上のコンポーネン
トの位置についての情報が限られた範囲で得られた。こ
うしたシステムは、実施上、複雑で、しばしばコストが
かさみ、また動作不良を起こしたコンポーネントの位置
について得られる情報は、通常、あいまいなものである
。
用いられてきた６例えば、機能（ファンクショナル）テ
ストでは、あらかじめ決められた入力信号を加え、プリ
ント回路基板の出力をモニターして、コンポーネントの
全てが存在しており、且つ正しく動作しているかどうか
の判定を行なう。機能テストの場合、最終結果としては
、ＰＣボードが適性に機能しているかどうかの判定を行
なう優れた方法ではあるが、基板の個々のコンポーネン
トについての機能分析に関する情報は、はとんど、ある
いは、全く得られない。複雑なプログラミング技術を用
いて、慎重に入力データを選択し、出力データを分析す
ることによって、機能していない基板上のコンポーネン
トの位置についての情報が限られた範囲で得られた。こ
うしたシステムは、実施上、複雑で、しばしばコストが
かさみ、また動作不良を起こしたコンポーネントの位置
について得られる情報は、通常、あいまいなものである
。
機能テストに限界があるため、基板上のコンポーネント
を個々にテストして、正しく働いているかどうかの判定
を行なう、インサーキット・テスト技術が用いられてき
た。この方法の場合には、機能しないコンポーネントを
容易に識別して、交換することが可能となり、回路基板
全体を廃棄しなくてすむようにすることができる。
を個々にテストして、正しく働いているかどうかの判定
を行なう、インサーキット・テスト技術が用いられてき
た。この方法の場合には、機能しないコンポーネントを
容易に識別して、交換することが可能となり、回路基板
全体を廃棄しなくてすむようにすることができる。
よりシンプルなテストが可能で、より安価な実施を可能
にするもう１つのクラスのテスト装置は製造欠陥アナラ
イザである。このアナライザは、ＰＣボード上のショー
ト箇所、ＩＣの欠落、曲がったコンポーネントのピン等
のような製造欠陥を捜し出すように設計されている。こ
の装置は、ショート部分や全体的なアナログ部の欠陥を
見つけるという点に適しているが、基板のデジタルセク
ションをテストする場合には適さない、従って、デジタ
ルコンポーネントが存在し、回路に適正に接続されてい
るかどうかの判定を行なうため、製造欠陥アナライザが
持つ機能を実施することができる装置が必要になる。ま
た、こうしたテストに関連し、デジタルコンポーネント
の伝達試験を行なう方法を提供することが望ましい。
にするもう１つのクラスのテスト装置は製造欠陥アナラ
イザである。このアナライザは、ＰＣボード上のショー
ト箇所、ＩＣの欠落、曲がったコンポーネントのピン等
のような製造欠陥を捜し出すように設計されている。こ
の装置は、ショート部分や全体的なアナログ部の欠陥を
見つけるという点に適しているが、基板のデジタルセク
ションをテストする場合には適さない、従って、デジタ
ルコンポーネントが存在し、回路に適正に接続されてい
るかどうかの判定を行なうため、製造欠陥アナライザが
持つ機能を実施することができる装置が必要になる。ま
た、こうしたテストに関連し、デジタルコンポーネント
の伝達試験を行なう方法を提供することが望ましい。
（発明の目的）
本発明は、上述した従来技術の欠点や限界を除去するた
めになされたもので、デジタルコンポーネントの有無と
、プリント回路基板への接続が適正か否かの判定を行な
うための装置と方法を提供することである。本発明は、
トランジスタ・トランジスタ論理回路（ＴＴＬ）のコン
ポーネント及び金属酸化膜半導体（ＭＯＳ）コンポーネ
ントに対する入出力用コネクタピンに加え、接地ピンに
ついても、プリント回路基板上の回路に導電接続されて
いるかどうかを判定し、また、該コネクタピンと該接地
ビンとの間に半導体を介して適正な導電経路が存在する
か否かの判定を行なうものである。
めになされたもので、デジタルコンポーネントの有無と
、プリント回路基板への接続が適正か否かの判定を行な
うための装置と方法を提供することである。本発明は、
トランジスタ・トランジスタ論理回路（ＴＴＬ）のコン
ポーネント及び金属酸化膜半導体（ＭＯＳ）コンポーネ
ントに対する入出力用コネクタピンに加え、接地ピンに
ついても、プリント回路基板上の回路に導電接続されて
いるかどうかを判定し、また、該コネクタピンと該接地
ビンとの間に半導体を介して適正な導電経路が存在する
か否かの判定を行なうものである。
本発明によれば、ＴＴＬ回路の入力と出力のいずれか、
又はＣＭＯ３回路の人力に対し、バイアス電流源によっ
てバイアス電流を加え、デジタルコンポーネントのその
リード線と接地リード線の間に存在するダイオード接合
に順バイアスをかける。第２の電流源によって、デジタ
ルコンポーネントのもう一方のリード線（すなわち、Ｔ
ＴＬコンポーネントの入力リード線と出力リード線のい
ずれか、あるいは、ＣＭＯＳコンポーネントの出力）に
対し、通常は大電流パルスの形をとる試験電流を加える
。これによって、デジタルコンポーネントの人、出力リ
ード線の両方に対し直列になっているデジタルコンポー
ネントの固存砥抗の両端間に電圧降下を生しさせる。こ
の結果化しるバアイスのかかったリード線における電圧
は、デジタルコンボ−皐ントが回路に対しｉＭ正に接続
されており、またデジタルコンポーネントのコネクタピ
ンと接地ビンとの間には適正な導電経路が存在すること
を示す。
又はＣＭＯ３回路の人力に対し、バイアス電流源によっ
てバイアス電流を加え、デジタルコンポーネントのその
リード線と接地リード線の間に存在するダイオード接合
に順バイアスをかける。第２の電流源によって、デジタ
ルコンポーネントのもう一方のリード線（すなわち、Ｔ
ＴＬコンポーネントの入力リード線と出力リード線のい
ずれか、あるいは、ＣＭＯＳコンポーネントの出力）に
対し、通常は大電流パルスの形をとる試験電流を加える
。これによって、デジタルコンポーネントの人、出力リ
ード線の両方に対し直列になっているデジタルコンポー
ネントの固存砥抗の両端間に電圧降下を生しさせる。こ
の結果化しるバアイスのかかったリード線における電圧
は、デジタルコンボ−皐ントが回路に対しｉＭ正に接続
されており、またデジタルコンポーネントのコネクタピ
ンと接地ビンとの間には適正な導電経路が存在すること
を示す。
本発明の長所は、ＴＴＬ及びＣＭＯＳコンポーネントの
ようなデジタルコンポーネントに対し、製造欠陥アナラ
イザと同等の簡単で安価な試験装置が得られること、ま
た、これに加えて、これらデジタルコンポーネント（複
数）を介して適正な導電性が存在するか否かの判定を行
なう伝達テストが行なわれることにある。従って、本発
明は、デジタルコンポーネントに対して製造欠陥アナラ
イザの機能をはだすたりてなく、さらに、製造欠陥アナ
ライザと同等の簡紙かつ安価な形で、該コンポーネント
に対するある限られた範囲での伝達テストも行なえるよ
うにするものである。
ようなデジタルコンポーネントに対し、製造欠陥アナラ
イザと同等の簡単で安価な試験装置が得られること、ま
た、これに加えて、これらデジタルコンポーネント（複
数）を介して適正な導電性が存在するか否かの判定を行
なう伝達テストが行なわれることにある。従って、本発
明は、デジタルコンポーネントに対して製造欠陥アナラ
イザの機能をはだすたりてなく、さらに、製造欠陥アナ
ライザと同等の簡紙かつ安価な形で、該コンポーネント
に対するある限られた範囲での伝達テストも行なえるよ
うにするものである。
（実施例）
第１図は本発明による回路試験装置の概念図である。プ
リント回路基板１０には、複数のアナログとデジタルの
両方のコンポーネント１２が備わっており、これらのリ
ード線は複数の導体１４で接続されて、プリント回路板
１０の上に回路を形成している。テストヘッド１６には
、あらかじめ決められた位置で導体１４と接触し、テス
ト信号を加え、またプリント回路基板１０内のあらかじ
め決められた位置における応答を検出できるようにする
複数のコネクタビン１８がついている。導体２０によっ
て、コネクタビン１８とテストシステム２２が接続され
ている。
リント回路基板１０には、複数のアナログとデジタルの
両方のコンポーネント１２が備わっており、これらのリ
ード線は複数の導体１４で接続されて、プリント回路板
１０の上に回路を形成している。テストヘッド１６には
、あらかじめ決められた位置で導体１４と接触し、テス
ト信号を加え、またプリント回路基板１０内のあらかじ
め決められた位置における応答を検出できるようにする
複数のコネクタビン１８がついている。導体２０によっ
て、コネクタビン１８とテストシステム２２が接続され
ている。
テストシステム２２には、本発明の動作及び解析を行な
うのに必要な信号発生器と信号処理装置が備わっており
、プリント回路基板１０の回路に存在する可能性のある
欠陥を表わす表示器２４に対し表示を行なわせるように
なっている。
うのに必要な信号発生器と信号処理装置が備わっており
、プリント回路基板１０の回路に存在する可能性のある
欠陥を表わす表示器２４に対し表示を行なわせるように
なっている。
第２図は、多くの回路でよく用いられている、デジタル
コンポーネントから成る典型的なトランジスタ・トラン
ジスタ論理（ＴＴＬ）回路の一部を示している。第２図
に示す回路は、ＴＴＬ、または、相補型金属酸化膜半導
体（０ＭＯ３）のような金属酸化膜半導体（ＭＯＳ）コ
ンポーネントによって実現することができる。第２図に
示す回路は、ＣＭＯ３回路構成では少し異なる形で実現
し、少し異なる動作を行なうようにすることもできるが
、全体としての構成及び全体としての機能的能力は、Ｔ
ＴＬで得られるものとほぼ同じになる。従って、本発明
は、以下に述べるように、わずかに変更を加え、ＣＭＯ
Ｓコンポーネントと共に用いられるようにして、実施す
ることも可能である。
コンポーネントから成る典型的なトランジスタ・トラン
ジスタ論理（ＴＴＬ）回路の一部を示している。第２図
に示す回路は、ＴＴＬ、または、相補型金属酸化膜半導
体（０ＭＯ３）のような金属酸化膜半導体（ＭＯＳ）コ
ンポーネントによって実現することができる。第２図に
示す回路は、ＣＭＯ３回路構成では少し異なる形で実現
し、少し異なる動作を行なうようにすることもできるが
、全体としての構成及び全体としての機能的能力は、Ｔ
ＴＬで得られるものとほぼ同じになる。従って、本発明
は、以下に述べるように、わずかに変更を加え、ＣＭＯ
Ｓコンポーネントと共に用いられるようにして、実施す
ることも可能である。
第２図は、本発明に関係のあるコンポーネント部分を示
す部分概略図である。第２図の７７５回路の入力２６は
、トランジスタ２８及び保護ダイオード３０に接続され
る。抵抗器３２がＶＣＣ入力３４とトランジスタ２８の
ベースリード線に結合されている。出力３６は、シリコ
ンとＴＴＬ素子の基板の間に本質的に形成される寄生ダ
イオードに結合されている。また、出力３６はトランジ
スタ４０のコネクタリード線にも結合されている。トラ
ンジスタ４０は、そのベースリード線にバイアスが加え
られるまで、出力３６を介して電流が取り出される時に
はオープン回路となる。抵抗器４２が、Ｖｃｃのリード
線３４とトランジスタ４４のベース間に接続されている
トランジスタ４４のエミッタリード線は、トランジスタ
４６のヘースに結合されている。トランジスタ４６のエ
ミッタリード線は、出力３６に結合されている。
す部分概略図である。第２図の７７５回路の入力２６は
、トランジスタ２８及び保護ダイオード３０に接続され
る。抵抗器３２がＶＣＣ入力３４とトランジスタ２８の
ベースリード線に結合されている。出力３６は、シリコ
ンとＴＴＬ素子の基板の間に本質的に形成される寄生ダ
イオードに結合されている。また、出力３６はトランジ
スタ４０のコネクタリード線にも結合されている。トラ
ンジスタ４０は、そのベースリード線にバイアスが加え
られるまで、出力３６を介して電流が取り出される時に
はオープン回路となる。抵抗器４２が、Ｖｃｃのリード
線３４とトランジスタ４４のベース間に接続されている
トランジスタ４４のエミッタリード線は、トランジスタ
４６のヘースに結合されている。トランジスタ４６のエ
ミッタリード線は、出力３６に結合されている。
第２図で述べたＴＴＬ半導体コンポーネントが、第３図
の半導体回路４７として示されている。第３図は、第２
図で示した回路に本発明を適用した一実施例を示す概略
図である。第３図に示すように、第１の電流源４８がＴ
Ｔ Ｌ回路の出力３６に接続され、第２の電流源５０
が７７５回路の入力２６に接続されている。７７５回路
に対して本発明を実施する場合、電流源４８及び５０は
、図示のように、あるいは、逆のやり方、すなわち、電
流ａ４日を入力２６に結合し、電流源５０を出力３６に
結合しても同じ好結果を得ることができる。すなわち、
回路の入出力を特定して本発明を実施する必要はなく、
従って、本発明の実施をさらに単純かつ容易にしている
。もう一度第３図を参照すると、固有抵抗５２は、半導
体コンポーネントの接地ボンドワイヤピンとメタライゼ
ーションから生しる分布抵抗と、半導体チップ上に存在
する基板抵抗とから構成されている。寄生ダイオード３
８と保護ダイオード３０は、両方とも固有抵抗５２と直
列に接続される。ダイオード５４及び５６は、トランジ
スタ４４及び４６のベース／エミッタ接合を表わす。抵
抗器４２は、Ｖｃｃに対しベース／エミッタ接合５４と
直列に結合されている。同様に、ダイオード５８は、Ｖ
ＣＣに対し抵抗器３２と直列に接続されているトランジ
スタ２８のベース／エミッタ間の接合参を構成している
。出力３６は、プリント回路基板１０上の導体１４（図
１）の１つをなす導体６０に導電接続するように設計さ
れている。同様に、導体６２は、半導体コンポーネント
４７の入力２６に導電接続される導体＋４．（図１）の
１つを構成し、導体６６は、半導体コンポーネント４７
の接地ピン５３に導電接続される導体１４（図１）の接
地導体を構成している。
の半導体回路４７として示されている。第３図は、第２
図で示した回路に本発明を適用した一実施例を示す概略
図である。第３図に示すように、第１の電流源４８がＴ
Ｔ Ｌ回路の出力３６に接続され、第２の電流源５０
が７７５回路の入力２６に接続されている。７７５回路
に対して本発明を実施する場合、電流源４８及び５０は
、図示のように、あるいは、逆のやり方、すなわち、電
流ａ４日を入力２６に結合し、電流源５０を出力３６に
結合しても同じ好結果を得ることができる。すなわち、
回路の入出力を特定して本発明を実施する必要はなく、
従って、本発明の実施をさらに単純かつ容易にしている
。もう一度第３図を参照すると、固有抵抗５２は、半導
体コンポーネントの接地ボンドワイヤピンとメタライゼ
ーションから生しる分布抵抗と、半導体チップ上に存在
する基板抵抗とから構成されている。寄生ダイオード３
８と保護ダイオード３０は、両方とも固有抵抗５２と直
列に接続される。ダイオード５４及び５６は、トランジ
スタ４４及び４６のベース／エミッタ接合を表わす。抵
抗器４２は、Ｖｃｃに対しベース／エミッタ接合５４と
直列に結合されている。同様に、ダイオード５８は、Ｖ
ＣＣに対し抵抗器３２と直列に接続されているトランジ
スタ２８のベース／エミッタ間の接合参を構成している
。出力３６は、プリント回路基板１０上の導体１４（図
１）の１つをなす導体６０に導電接続するように設計さ
れている。同様に、導体６２は、半導体コンポーネント
４７の入力２６に導電接続される導体＋４．（図１）の
１つを構成し、導体６６は、半導体コンポーネント４７
の接地ピン５３に導電接続される導体１４（図１）の接
地導体を構成している。
動作時、電流源４８から、寄生ダイオード３日に順バイ
アスをかけるバイアス電流が与えられ、導体６０が出力
３６に導電接続されている時はいつでも電流が固有抵抗
５２を通って流れるようにされる。を流源４８によって
与えられるバイアス電流は、寄生ダイオード３８を順方
向バイアスするための最低限のものであるので、ノード
６４における検出可能な電圧降下（Ｖｏ）は、固有抵抗
が極めて小さいという事実に基づき、検出できる程には
大きくない。電流源５０からは、保護ダイオード３０に
順バイアスをかける大電流パルスが送り出され、導体６
２が入力２６に導電接続される時にはいつでも固有抵抗
５２に大電流が流れる。電流源５０からは大電流パルス
が送り出されるので、固有抵抗５２が、第３図に示すよ
うに入力２６と出力３６の両方に直列に接続されている
ことから、ノード６４において、抵抗５２の両端間の電
圧降下を検出することが可能になる。従って、導体６２
が入力２６になる導電接続され、導体６０が出力３６に
導電接続される時、ノード６４に電圧降下が発生する。
アスをかけるバイアス電流が与えられ、導体６０が出力
３６に導電接続されている時はいつでも電流が固有抵抗
５２を通って流れるようにされる。を流源４８によって
与えられるバイアス電流は、寄生ダイオード３８を順方
向バイアスするための最低限のものであるので、ノード
６４における検出可能な電圧降下（Ｖｏ）は、固有抵抗
が極めて小さいという事実に基づき、検出できる程には
大きくない。電流源５０からは、保護ダイオード３０に
順バイアスをかける大電流パルスが送り出され、導体６
２が入力２６に導電接続される時にはいつでも固有抵抗
５２に大電流が流れる。電流源５０からは大電流パルス
が送り出されるので、固有抵抗５２が、第３図に示すよ
うに入力２６と出力３６の両方に直列に接続されている
ことから、ノード６４において、抵抗５２の両端間の電
圧降下を検出することが可能になる。従って、導体６２
が入力２６になる導電接続され、導体６０が出力３６に
導電接続される時、ノード６４に電圧降下が発生する。
したがって、半導体コンポーネントに対し簡単かつ容易
な伝達テストを実施することができ、入力ピン、出力ピ
ン、及び接地ピンが回路に対し適正に接続されているか
否か、また半導体コンポーネントを介して適正な導電経
路が形成されているか否かの判定を行なうことが可能に
なる。
な伝達テストを実施することができ、入力ピン、出力ピ
ン、及び接地ピンが回路に対し適正に接続されているか
否か、また半導体コンポーネントを介して適正な導電経
路が形成されているか否かの判定を行なうことが可能に
なる。
場合によっては、いくつかの回路構成において並列の導
電経路が存在し、誤ったテスト応答が得られることもあ
る。このような場合は、いつでも、従来のガード技術を
利用して、並列の導電経路を接地し、ノード６４におけ
る出力電圧（Ｖｏ）の変化が、確実に、固有抵抗５２を
流れる＠流の変化の結果として生じるようにすることが
できる。
電経路が存在し、誤ったテスト応答が得られることもあ
る。このような場合は、いつでも、従来のガード技術を
利用して、並列の導電経路を接地し、ノード６４におけ
る出力電圧（Ｖｏ）の変化が、確実に、固有抵抗５２を
流れる＠流の変化の結果として生じるようにすることが
できる。
（発明の効果）
従って、本発明は、ＴＴＬ及びＣＭＯ３半導体の入力ピ
ン、出力ピン、及び接地ピンがプリント回路基板の回路
に適正に接続されているか否かを判定することができ、
同時に半導体コンポーネント内に適正な導電経路が存在
するか否かの判定を行なううことによってコンポーネン
トに対する限られた範囲の機能テストも行なうことがで
き、そしてこれらをし製造欠陥アナライザのやり方でき
わめて容易に行うことができる。本発明のテスト技術は
、標準的を製造欠陥アナライザの能力を大幅に強化して
、回路内のデジタルコンポーネントに対する限られた範
囲のテスト能力を付与するものである。本発明は、デジ
タルコンポーネントのテストを行なって、製造欠陥アナ
ライザの補足を行なえるだけでなく、デジタルコンポー
ネントの伝達テストも行なえるようにするものである。
ン、出力ピン、及び接地ピンがプリント回路基板の回路
に適正に接続されているか否かを判定することができ、
同時に半導体コンポーネント内に適正な導電経路が存在
するか否かの判定を行なううことによってコンポーネン
トに対する限られた範囲の機能テストも行なうことがで
き、そしてこれらをし製造欠陥アナライザのやり方でき
わめて容易に行うことができる。本発明のテスト技術は
、標準的を製造欠陥アナライザの能力を大幅に強化して
、回路内のデジタルコンポーネントに対する限られた範
囲のテスト能力を付与するものである。本発明は、デジ
タルコンポーネントのテストを行なって、製造欠陥アナ
ライザの補足を行なえるだけでなく、デジタルコンポー
ネントの伝達テストも行なえるようにするものである。
本発明に関する以上の説明は、例示及び解説を目的とし
て行なってきた。従って、包括しようとしたものでも、
あるいは、本発明を開示の形態と一致するように限定す
ることを意図したものでもなく、上記内容にかんがみて
、他の修正及び変更した形態も可能とするものである。
て行なってきた。従って、包括しようとしたものでも、
あるいは、本発明を開示の形態と一致するように限定す
ることを意図したものでもなく、上記内容にかんがみて
、他の修正及び変更した形態も可能とするものである。
第１図は本発明による回路試験装置の概念図、第２図は
通常のＴＴＬ回路の一部回路図、第３図は第２図に示し
た回路に本発明を適用した一実施例を示す概略図である
。
通常のＴＴＬ回路の一部回路図、第３図は第２図に示し
た回路に本発明を適用した一実施例を示す概略図である
。
Claims (1)
- デジタルコンポーネントの第１端子に接続された第１導
体にバイアス電流を供給するための第１電流源と、前記
デジタルコンポーネントの第２端子に接続された第２導
体にパルス電流を供給するための第２電流源と、前記第
１導体に生じた電圧を検出する手段とを含む回路試験装
置。
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|---|---|---|---|
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| US52528 | 1998-03-31 |
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|---|---|---|---|---|
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| US5059897A (en) * | 1989-12-07 | 1991-10-22 | Texas Instruments Incorporated | Method and apparatus for testing passive substrates for integrated circuit mounting |
| US5101152A (en) * | 1990-01-31 | 1992-03-31 | Hewlett-Packard Company | Integrated circuit transfer test device system utilizing lateral transistors |
| US5072175A (en) * | 1990-09-10 | 1991-12-10 | Compaq Computer Corporation | Integrated circuit having improved continuity testability and a system incorporating the same |
| US5561373A (en) * | 1990-10-09 | 1996-10-01 | Fujitsu Limited | Method and device for detecting electrostatic stress applied to a product semiconductor device during each production process |
| US5111137A (en) * | 1990-10-29 | 1992-05-05 | Hewlett-Packard Company | Method and apparatus for the detection of leakage current |
| US5101154A (en) * | 1990-11-13 | 1992-03-31 | Motorola, Inc. | Open bond detector for an integrated circuit |
| US5557209A (en) * | 1990-12-20 | 1996-09-17 | Hewlett-Packard Company | Identification of pin-open faults by capacitive coupling through the integrated circuit package |
| US5254953A (en) * | 1990-12-20 | 1993-10-19 | Hewlett-Packard Company | Identification of pin-open faults by capacitive coupling through the integrated circuit package |
| US5124660A (en) * | 1990-12-20 | 1992-06-23 | Hewlett-Packard Company | Identification of pin-open faults by capacitive coupling through the integrated circuit package |
| US5625292A (en) * | 1990-12-20 | 1997-04-29 | Hewlett-Packard Company | System for measuring the integrity of an electrical contact |
| US5265099A (en) * | 1991-02-28 | 1993-11-23 | Feinstein David Y | Method for heating dynamic memory units whereby |
| DE4110551C1 (ja) * | 1991-03-30 | 1992-07-23 | Ita Ingenieurbuero Fuer Testaufgaben Gmbh, 2000 Hamburg, De | |
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| US5696451A (en) * | 1992-03-10 | 1997-12-09 | Hewlett-Packard Co. | Identification of pin-open faults by capacitive coupling |
| US5565767A (en) * | 1992-04-16 | 1996-10-15 | Mega Chips Corporation | Base substrate of multichip module and method for inspecting the same |
| US5294883A (en) * | 1992-08-04 | 1994-03-15 | International Business Machines Corporation | Test detector/shutoff and method for BiCMOS integrated circuit |
| JP3214766B2 (ja) * | 1992-08-06 | 2001-10-02 | アジレント・テクノロジーズ・インク | 接続検査のための装置 |
| US5420500A (en) * | 1992-11-25 | 1995-05-30 | Hewlett-Packard Company | Pacitive electrode system for detecting open solder joints in printed circuit assemblies |
| DE4309842C1 (de) * | 1993-03-26 | 1994-06-16 | Arnold Edv Gmbh | Verfahren zum Testen von Platinen und Vorrichtung zur Durchführung des Verfahrens |
| US5631572A (en) * | 1993-09-17 | 1997-05-20 | Teradyne, Inc. | Printed circuit board tester using magnetic induction |
| US5521513A (en) | 1994-10-25 | 1996-05-28 | Teradyne Inc | Manufacturing defect analyzer |
| JP3727103B2 (ja) * | 1996-04-05 | 2005-12-14 | 三菱電機株式会社 | 半導体素子の試験方法 |
| US5786700A (en) * | 1996-05-20 | 1998-07-28 | International Business Machines Corporation | Method for determining interconnection resistance of wire leads in electronic packages |
| US5818251A (en) * | 1996-06-11 | 1998-10-06 | National Semiconductor Corporation | Apparatus and method for testing the connections between an integrated circuit and a printed circuit board |
| DE19742055C2 (de) * | 1997-09-24 | 2000-02-24 | Ita Ingb Testaufgaben Gmbh | Vorrichtung zum Testen von Schaltungsplatinen |
| FR2769131B1 (fr) * | 1997-09-29 | 1999-12-24 | St Microelectronics Sa | Dispositif semi-conducteur a deux plots de connexion de masse relies a une patte de connexion de masse et procede pour tester un tel dispositif |
| GB2394780B (en) * | 2002-10-29 | 2006-06-14 | Ifr Ltd | A method of and apparatus for testing for integrated circuit contact defects |
| DE10256819A1 (de) * | 2002-12-04 | 2004-06-24 | Digitaltest Gesellschaft für elektronische Testsysteme mbH | Verfahren zum Testen elektrischer Bauelemente |
| US7049842B2 (en) * | 2003-12-18 | 2006-05-23 | Texas Instruments Incorporated | Simultaneous pin short and continuity test on IC packages |
| TWI330257B (en) * | 2007-06-05 | 2010-09-11 | Jingsyun Wang | Integrated circuit and testing circuit therein |
| CN103713229A (zh) * | 2013-12-25 | 2014-04-09 | 陕西海泰电子有限责任公司 | 一种电缆虚焊检测系统及检测方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3969670A (en) * | 1975-06-30 | 1976-07-13 | International Business Machines Corporation | Electron beam testing of integrated circuits |
| GB2038490B (en) * | 1978-12-21 | 1983-02-09 | Measurement Tech Ltd | Electrical circuit testing |
| JPS573059A (en) * | 1980-06-10 | 1982-01-08 | Fujitsu Ltd | Detecting method for defective packaging of element of logical circuit |
| US4595875A (en) * | 1983-12-22 | 1986-06-17 | Monolithic Memories, Incorporated | Short detector for PROMS |
| US4670708A (en) * | 1984-07-30 | 1987-06-02 | Monolithic Memories, Inc. | Short detector for fusible link array using a pair of parallel connected reference fusible links |
| GB8428405D0 (en) * | 1984-11-09 | 1984-12-19 | Membrain Ltd | Automatic test equipment |
| ATE70639T1 (de) * | 1985-02-25 | 1992-01-15 | Unisys Corp | Logische schaltung mit verbesserter testmoeglichkeit fuer defekte durchgangskontakte. |
| US4638243A (en) * | 1985-06-05 | 1987-01-20 | Monolithic Memories, Inc. | Short detector for fusible link array using single reference fuse |
-
1987
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-
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