JPS63300491A - メモリ装置 - Google Patents
メモリ装置Info
- Publication number
- JPS63300491A JPS63300491A JP62136885A JP13688587A JPS63300491A JP S63300491 A JPS63300491 A JP S63300491A JP 62136885 A JP62136885 A JP 62136885A JP 13688587 A JP13688587 A JP 13688587A JP S63300491 A JPS63300491 A JP S63300491A
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- Japan
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- bits
- bit
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- 230000000873 masking effect Effects 0.000 claims abstract description 7
- 230000003213 activating effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 11
- 230000004913 activation Effects 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はメモリ装置に係り、特に半導体メモリ装置に関
する。
する。
［従来の技術］
従来、この種の半導体メモリ装置にはランダムアクセス
部とシリアルアクセス部との２つのアクセス部を有する
ものがあり、これら２つのアクセス部間のデータの転送
を第２図乃至第３図を用いて説明する。
部とシリアルアクセス部との２つのアクセス部を有する
ものがあり、これら２つのアクセス部間のデータの転送
を第２図乃至第３図を用いて説明する。
第３図に於て、ロウアドレスストローブ信号（ＲＡＳ
（オーバーパー））の下降時にアドレス端子に供給され
るロウアドレスがロウアドレスラインを１本選択し、同
時刻のライトクロック（ＷＥ（オーバーパー））のレベ
ルによってデータの転送方向が決定される。即ち、ライ
トクロックか高レベルならデータはランダムアクセス部
からシリアルアクセス部へ転送され、ライトクロックが
低レベルならシリアルアクセス部からランダムアクセス
部にデータが転送される。続いてカラムアドレスストロ
ーブ信号（ＣＡＳ （オーバーパー））が下降するとデ
ータ転送活性化信号ＤＴ（オーバーパー）が高レベルに
なり、ランダムアクセス部における選択されたロウアド
レスラインによってアクティブのなったデータセルとシ
リアルアクセス邪におけるデータレジスタ（第２図参照
）との間で一括してデータの転送が行われる。
（オーバーパー））の下降時にアドレス端子に供給され
るロウアドレスがロウアドレスラインを１本選択し、同
時刻のライトクロック（ＷＥ（オーバーパー））のレベ
ルによってデータの転送方向が決定される。即ち、ライ
トクロックか高レベルならデータはランダムアクセス部
からシリアルアクセス部へ転送され、ライトクロックが
低レベルならシリアルアクセス部からランダムアクセス
部にデータが転送される。続いてカラムアドレスストロ
ーブ信号（ＣＡＳ （オーバーパー））が下降するとデ
ータ転送活性化信号ＤＴ（オーバーパー）が高レベルに
なり、ランダムアクセス部における選択されたロウアド
レスラインによってアクティブのなったデータセルとシ
リアルアクセス邪におけるデータレジスタ（第２図参照
）との間で一括してデータの転送が行われる。
［発明が解決しようとする問題点］
上記構成に係る従来例では選択されたロウアドレスライ
ンに接続されている全てのデータセル内のデータをデー
タレジスタに転送し、或はその逆に転送していたので、
データの転送がロウアドレスライン単位でなされ、任意
ビットのデータのみを転送することができないという問
題点があった。
ンに接続されている全てのデータセル内のデータをデー
タレジスタに転送し、或はその逆に転送していたので、
データの転送がロウアドレスライン単位でなされ、任意
ビットのデータのみを転送することができないという問
題点があった。
従って、本発明の目的はビット単位でデータを転送可能
なメモリ装置を提供することである。
なメモリ装置を提供することである。
［問題点を解決するための手段］
本発明はランダムアクセス部と、該ランダムアクセス部
との間で転送経路を介して複数のデータビットを転送可
能なシリアルアクセス部とを備えたメモリ装置において
、上記転送経路に上記複数のデータビットの内の制御信
号で指定されたビットの通過を禁止するビットマスク手
段を設けたことを特徴としている。
との間で転送経路を介して複数のデータビットを転送可
能なシリアルアクセス部とを備えたメモリ装置において
、上記転送経路に上記複数のデータビットの内の制御信
号で指定されたビットの通過を禁止するビットマスク手
段を設けたことを特徴としている。
［発明の作用］
上記構成にかかるメモリ装置ではランダムアクセス部と
シリアルアクセス部との間のデータビットの転送時にビ
ットマスク手段で転送するビットを選択でき、活性化さ
れた複数ビットの内の任意ビットのみを転送することが
できる。
シリアルアクセス部との間のデータビットの転送時にビ
ットマスク手段で転送するビットを選択でき、活性化さ
れた複数ビットの内の任意ビットのみを転送することが
できる。
［実施例］
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１実施例の構成を示すブロック図で
あり、図中ｌ１００乃至ｌ１０３はランダムアクセスポ
ート部の入出力端子を、Ｓ Ｉ ００乃至５ＩＯ３はシ
リアルアクセスポート部の入出力端子を、ＱＯ乃至Ｑ３
はデータ転送ゲートトランジスタを、ＤＴＯ乃至ＤＴ３
はランダムアクセス部とシリアルアクセス部との間のデ
ータ転送を指示するデータ転送活性化信号を構成する複
数ビットをそれぞれ示している。
あり、図中ｌ１００乃至ｌ１０３はランダムアクセスポ
ート部の入出力端子を、Ｓ Ｉ ００乃至５ＩＯ３はシ
リアルアクセスポート部の入出力端子を、ＱＯ乃至Ｑ３
はデータ転送ゲートトランジスタを、ＤＴＯ乃至ＤＴ３
はランダムアクセス部とシリアルアクセス部との間のデ
ータ転送を指示するデータ転送活性化信号を構成する複
数ビットをそれぞれ示している。
第４ａ図は上記転送ゲートトランジスタＱＯ乃至Ｑ３と
共にビットマスク手段を構成する論理回路を示す回路図
である。図中、ＢＭＯ乃至８Ｍ３はビットマスクデータ
入力端子であり、ランダムアクセスポート部の入出力端
子ｌ１００乃至ｌ１０３と多重化されている。ＤＴ（オ
ーバーパー）はデータ転送サイクルでアクティブになる
データ転送活性化信号、ＲＡＳ （オーバーパー）はロ
ウアドレスストローブ信号、ＣＡＳ （オーバーパー）
はカラムアドレスストローブ信号、ＷＥ （オーバーパ
ー）はライトクロック、ＤＴ（オーバーパー）１０Ｅ（
オーバーパー）はデータ転送制御と出力バッファイネー
ブル制御とを多重化した制御クロック、Ａｉはマルチア
ドレス入力である。また、ＬＯ乃至Ｌ４はアンドゲート
、ＤＯ乃至Ｄ３はＤタイプエツジトリガフリップフロッ
プである。
共にビットマスク手段を構成する論理回路を示す回路図
である。図中、ＢＭＯ乃至８Ｍ３はビットマスクデータ
入力端子であり、ランダムアクセスポート部の入出力端
子ｌ１００乃至ｌ１０３と多重化されている。ＤＴ（オ
ーバーパー）はデータ転送サイクルでアクティブになる
データ転送活性化信号、ＲＡＳ （オーバーパー）はロ
ウアドレスストローブ信号、ＣＡＳ （オーバーパー）
はカラムアドレスストローブ信号、ＷＥ （オーバーパ
ー）はライトクロック、ＤＴ（オーバーパー）１０Ｅ（
オーバーパー）はデータ転送制御と出力バッファイネー
ブル制御とを多重化した制御クロック、Ａｉはマルチア
ドレス入力である。また、ＬＯ乃至Ｌ４はアンドゲート
、ＤＯ乃至Ｄ３はＤタイプエツジトリガフリップフロッ
プである。
次に、本実施例の動作を第４ｂ図を参照して説明する。
ロウアドレスストローブ信号（ＲＡＳ （オーバーパー
））が降下したときに、カラムアドレスストローブ信号
（ＣＡＳ （オーバーパー））と制御クロック（ＤＴ（
オーバーパー） １０Ｅ （オーバーパー））とライト
クロック（ＷＥ （オーバーパー））とが低レベルなら
アントゲ−）Ｌ４は高レベルになりビットマスクデータ
入力端子ＢＭＯ乃至８Ｍ３２現れたビットマスクデータ
はフリップフロップＤＯ乃至Ｄ３にラッチされる。この
時にマルチアドレス人力Ａｉのロウアドレスデータが取
り込まれ、ロウアドレスラインが１本選択される。次に
データ転送活性化信号ＤＴが活性化されるとフリップフ
ロップＤｏ乃至Ｄ３のデータに基づきピッ）ＤＴＯ乃至
ＤＴ３のレベルが決定され、転送ゲートトランジスタＱ
Ｏ乃至Ｑ３を選択的に開閉する。従って、ランダムアク
セスポート部とシリアルアクセスポート部との間のデー
タ転送は活性化されたロウアドレスラインの内のトラン
ジスタＱＯ乃至Ｑ３を通過したビットのみについてなさ
れる。
））が降下したときに、カラムアドレスストローブ信号
（ＣＡＳ （オーバーパー））と制御クロック（ＤＴ（
オーバーパー） １０Ｅ （オーバーパー））とライト
クロック（ＷＥ （オーバーパー））とが低レベルなら
アントゲ−）Ｌ４は高レベルになりビットマスクデータ
入力端子ＢＭＯ乃至８Ｍ３２現れたビットマスクデータ
はフリップフロップＤＯ乃至Ｄ３にラッチされる。この
時にマルチアドレス人力Ａｉのロウアドレスデータが取
り込まれ、ロウアドレスラインが１本選択される。次に
データ転送活性化信号ＤＴが活性化されるとフリップフ
ロップＤｏ乃至Ｄ３のデータに基づきピッ）ＤＴＯ乃至
ＤＴ３のレベルが決定され、転送ゲートトランジスタＱ
Ｏ乃至Ｑ３を選択的に開閉する。従って、ランダムアク
セスポート部とシリアルアクセスポート部との間のデー
タ転送は活性化されたロウアドレスラインの内のトラン
ジスタＱＯ乃至Ｑ３を通過したビットのみについてなさ
れる。
第５ａ図は本発明の第２実施例に採用されたビットマス
ク手段を構成する論理回路の回路図てあリ、第５ｂ図は
第２実施例の動作を説明するタイミングチャート図であ
る。第２実施例ではアントゲ−）Ｌ４の入力にＳＦ（オ
ーバーパー）信号を加えである。第１実施例ではデータ
転送時のビットマスク機能の有効、或は無効の制御をＲ
ＡＳ （オーバーパー）降下時のＣＡＳ （オーバーパ
ー）のレベルで判定していたが、第２実施例ではＲＡＳ
（オーバーパー）降下時のＳＦ（オーバーパー）のレベ
ルを判定してビットマスク機能の有効、或は無効を制御
している。第１実施例ではＣＡＳ （オーバーパー）に
ビットマスク制御の機能を多重化しているので、ピン数
を増加させる必要がないのに対して、システム上、本メ
モリ装置に与える信号の制御が複雑になる。一方、第２
実施例ではＳＦ（オーバーパー）信号用の端子を設けな
ければならないが、メモリ装置に供給する信号の制御が
容易になるという利点を有する。
ク手段を構成する論理回路の回路図てあリ、第５ｂ図は
第２実施例の動作を説明するタイミングチャート図であ
る。第２実施例ではアントゲ−）Ｌ４の入力にＳＦ（オ
ーバーパー）信号を加えである。第１実施例ではデータ
転送時のビットマスク機能の有効、或は無効の制御をＲ
ＡＳ （オーバーパー）降下時のＣＡＳ （オーバーパ
ー）のレベルで判定していたが、第２実施例ではＲＡＳ
（オーバーパー）降下時のＳＦ（オーバーパー）のレベ
ルを判定してビットマスク機能の有効、或は無効を制御
している。第１実施例ではＣＡＳ （オーバーパー）に
ビットマスク制御の機能を多重化しているので、ピン数
を増加させる必要がないのに対して、システム上、本メ
モリ装置に与える信号の制御が複雑になる。一方、第２
実施例ではＳＦ（オーバーパー）信号用の端子を設けな
ければならないが、メモリ装置に供給する信号の制御が
容易になるという利点を有する。
［発明の効果］
以上説明してきたように、本発明によると、ビットマス
ク手段を設けたので、ランダムアクセス部とシリアルア
クセス部との間で選択的にデータビットを転送すること
ができ、例えば画像表示システムに採用するならメモリ
装置のビット方向を画像のブレーン方向に対応させて指
定するブレーンの画像データのみを変更することができ
る。
ク手段を設けたので、ランダムアクセス部とシリアルア
クセス部との間で選択的にデータビットを転送すること
ができ、例えば画像表示システムに採用するならメモリ
装置のビット方向を画像のブレーン方向に対応させて指
定するブレーンの画像データのみを変更することができ
る。
第１図は本発明の第１実施例の構成を示すブロック図、
第２図は従来例の構成を示すブロック図、第３図は従来
例の動作を説明するタイミングチャート図、 第４ａ図は第１実施例のビットマスク手段の構成を示す
回路図、 第４ｂ図は第１実施例の動作を説明するタイミングチャ
ート図、 第５ａ図は第２実施例のビットマスク手段の構成を示す
回路図、 第５ｂ図は第２実施例の動作を説明するタイミングチャ
ート図である。 ｌ１００乃至ｌ１０３・・・・入出力端子、５１００乃
至５ＩＯ３・・・・入出力端子、ＤＴ・・・・・・・・
・・・・データ転送活性化信号、 ＤＴＯ乃至ＤＴ３・・・・・・データ転送活性化信号の
ビット、 ＱＯ乃至Ｑ３・・・・・・・・データ転送ゲートトラン
ジスタ、 ＤＯ乃至Ｄ３・・・・・・・・フリップフロップ、Ｂ
ｒｖＩ Ｏ乃至８Ｍ３・・・・・・ビットマスクデー。 タ入力端子、 ＬＯ乃至Ｌ４・・・・・・・・アンドゲート。 特許出願人 日本電気株式会社 代理人 弁理士 桑 井 清 − ランダムアクｑ入ポート 第１図 第２図 第３図 第４ａ図 Ｍ４ｂ図
例の動作を説明するタイミングチャート図、 第４ａ図は第１実施例のビットマスク手段の構成を示す
回路図、 第４ｂ図は第１実施例の動作を説明するタイミングチャ
ート図、 第５ａ図は第２実施例のビットマスク手段の構成を示す
回路図、 第５ｂ図は第２実施例の動作を説明するタイミングチャ
ート図である。 ｌ１００乃至ｌ１０３・・・・入出力端子、５１００乃
至５ＩＯ３・・・・入出力端子、ＤＴ・・・・・・・・
・・・・データ転送活性化信号、 ＤＴＯ乃至ＤＴ３・・・・・・データ転送活性化信号の
ビット、 ＱＯ乃至Ｑ３・・・・・・・・データ転送ゲートトラン
ジスタ、 ＤＯ乃至Ｄ３・・・・・・・・フリップフロップ、Ｂ
ｒｖＩ Ｏ乃至８Ｍ３・・・・・・ビットマスクデー。 タ入力端子、 ＬＯ乃至Ｌ４・・・・・・・・アンドゲート。 特許出願人 日本電気株式会社 代理人 弁理士 桑 井 清 − ランダムアクｑ入ポート 第１図 第２図 第３図 第４ａ図 Ｍ４ｂ図
Claims (1)
- 【特許請求の範囲】 ランダムアクセス部と、該ランダムアクセス部との間
で転送経路を介して複数のデータビットを転送可能なシ
リアルアクセス部とを備えたメモリ装置において、 上記転送経路に上記複数のデータビットの内の制御信号
で指定されたビットの通過を禁止するビットマスク手段
を設けたことを特徴とするメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62136885A JPS63300491A (ja) | 1987-05-29 | 1987-05-29 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62136885A JPS63300491A (ja) | 1987-05-29 | 1987-05-29 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63300491A true JPS63300491A (ja) | 1988-12-07 |
Family
ID=15185826
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62136885A Pending JPS63300491A (ja) | 1987-05-29 | 1987-05-29 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63300491A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6072020A (ja) * | 1983-09-29 | 1985-04-24 | Nec Corp | デュアルポ−トメモリ回路 |
| JPS60182593A (ja) * | 1984-03-01 | 1985-09-18 | Nippon Telegr & Teleph Corp <Ntt> | 半導体メモリ |
-
1987
- 1987-05-29 JP JP62136885A patent/JPS63300491A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6072020A (ja) * | 1983-09-29 | 1985-04-24 | Nec Corp | デュアルポ−トメモリ回路 |
| JPS60182593A (ja) * | 1984-03-01 | 1985-09-18 | Nippon Telegr & Teleph Corp <Ntt> | 半導体メモリ |
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