JPS63292484A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPS63292484A JPS63292484A JP62128817A JP12881787A JPS63292484A JP S63292484 A JPS63292484 A JP S63292484A JP 62128817 A JP62128817 A JP 62128817A JP 12881787 A JP12881787 A JP 12881787A JP S63292484 A JPS63292484 A JP S63292484A
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- 239000000872 buffer Substances 0.000 claims abstract description 23
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- 238000001514 detection method Methods 0.000 claims description 13
- 230000009849 deactivation Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 5
- 230000003321 amplification Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
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Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、集積回路チップ上に設けられた半導体メモリ
に係夛、特にチップ活性化信号によシアクセスを開始す
るメモリの読み出し時における出力バッフγのデータ出
力タイミングを制御するバッファ制御回路に関する。
に係夛、特にチップ活性化信号によシアクセスを開始す
るメモリの読み出し時における出力バッフγのデータ出
力タイミングを制御するバッファ制御回路に関する。
（従来の技術）
従来の半導体メモリ、たとえば０ＭＯ８２ｉｌ ＳＲＡ
Ｍ（スタテイ、り戚２ンＩム・アクセス・メモリ）であ
って、メモリの活性化／非活性化を制御するためのＣＥ
（チップ・イネーブル）信号入力によってメそリアクセ
ス動作を開始するＣＥアクセス動作屋のメモリにおける
出力バッファの制御回路は、第５図に示すように構成さ
れていた。即ち、５１はＣＩバッファ、５２は上記ｃｇ
パ、７アの出力信号とデータ出力動作の可否を制御する
ためのＯＥ（アウトプット・イネ−ツル）信号入力とメ
モリセルへの情報の書き込みを制御する丸めのＷＥ（ラ
イト・イネ−ツル）信号入力との論理処理を行って出力
バッファ制御信号を出力する出力制御回路である。なお
、５３はメモリセルからのデータを検知・増幅して出力
バッファ５４へ出力するセンスアンプである。
Ｍ（スタテイ、り戚２ンＩム・アクセス・メモリ）であ
って、メモリの活性化／非活性化を制御するためのＣＥ
（チップ・イネーブル）信号入力によってメそリアクセ
ス動作を開始するＣＥアクセス動作屋のメモリにおける
出力バッファの制御回路は、第５図に示すように構成さ
れていた。即ち、５１はＣＩバッファ、５２は上記ｃｇ
パ、７アの出力信号とデータ出力動作の可否を制御する
ためのＯＥ（アウトプット・イネ−ツル）信号入力とメ
モリセルへの情報の書き込みを制御する丸めのＷＥ（ラ
イト・イネ−ツル）信号入力との論理処理を行って出力
バッファ制御信号を出力する出力制御回路である。なお
、５３はメモリセルからのデータを検知・増幅して出力
バッファ５４へ出力するセンスアンプである。
第６図は上記メモｖｔｔｃｂけるＣＥアクセス動作のタ
イミングを示しており、アドレス入力がＡからＢに変化
し、その後、ＣＥ倍信号よってメモリが活性化される場
合を示している。ＣＥ倍信号イネーブル（ｃ２ウレペル
）になると、出カバ、７ア５４がアクティブ状態になっ
て出力データはそれまでのハイ・インピーダンス状態か
らロウ・インピーダンス状態になシ、アドレスＢに対応
するメモリセルのデータがアクセス時間ｔｃｏ後に出力
する。しかし、上記ＣＥ倍信号アクティブになった直後
にＯＥ信号がアクティブ（ハイレベル）になると、前記
アクセス時間ｔｃｏ後よりも短かい時間ｔＣＯ１後に１
つ前のアドレスＡに対応するメモリセルのｒ−夕が出力
する可能性がある。この場合、アドレスＡおよびＢに対
応するメモリセルのデータが相異なる（たとえば、アド
レス人に対応するメモリセルデータが＠Ｏ”、アドレス
Ｂに対応するメモリセルデータが＠１’ ）場合には、
出カバ、７ア５４がハイ嗜インピーダンス状態から一度
″０″を出力した後に逆の１”を出力するので、出力バ
ッファ５４を流ｎる電流変化が大きくなり、出力信号線
やメモリの電源線（接地線も含む）に大きな雑音（出力
雑音、電ＴＮ雑音）が発生する。この雑音により、たと
えばメモリの各楕の入力信号の両種レベル判定に悪影譬
が生じ、メモリ自身の動作あるいはメモリとｔ源を共用
する後段の回路の動作にｉａ９が生じるという問題点が
あった。特に、前記時間ｔｃｏｘがｔｃｏに近づいた場
合、一度あるデータを出力した直後に逆のデータを出力
することになり、雑音の発生が最も大きくなる。
イミングを示しており、アドレス入力がＡからＢに変化
し、その後、ＣＥ倍信号よってメモリが活性化される場
合を示している。ＣＥ倍信号イネーブル（ｃ２ウレペル
）になると、出カバ、７ア５４がアクティブ状態になっ
て出力データはそれまでのハイ・インピーダンス状態か
らロウ・インピーダンス状態になシ、アドレスＢに対応
するメモリセルのデータがアクセス時間ｔｃｏ後に出力
する。しかし、上記ＣＥ倍信号アクティブになった直後
にＯＥ信号がアクティブ（ハイレベル）になると、前記
アクセス時間ｔｃｏ後よりも短かい時間ｔＣＯ１後に１
つ前のアドレスＡに対応するメモリセルのｒ−夕が出力
する可能性がある。この場合、アドレスＡおよびＢに対
応するメモリセルのデータが相異なる（たとえば、アド
レス人に対応するメモリセルデータが＠Ｏ”、アドレス
Ｂに対応するメモリセルデータが＠１’ ）場合には、
出カバ、７ア５４がハイ嗜インピーダンス状態から一度
″０″を出力した後に逆の１”を出力するので、出力バ
ッファ５４を流ｎる電流変化が大きくなり、出力信号線
やメモリの電源線（接地線も含む）に大きな雑音（出力
雑音、電ＴＮ雑音）が発生する。この雑音により、たと
えばメモリの各楕の入力信号の両種レベル判定に悪影譬
が生じ、メモリ自身の動作あるいはメモリとｔ源を共用
する後段の回路の動作にｉａ９が生じるという問題点が
あった。特に、前記時間ｔｃｏｘがｔｃｏに近づいた場
合、一度あるデータを出力した直後に逆のデータを出力
することになり、雑音の発生が最も大きくなる。
（発明が解決しようとする問題点）
本発明は、上記したようにＣＥ倍信号イネーブルになっ
てから所望のデータが出力するまでの間に出力データが
急激に反転する場合に大きな出力雑音、電源雑音が発生
するという問題点を解決すべくなされたもので、上記雑
音の発生を極力低減し得る半導体メモリ、ｔ−提供する
ことを目的とする。
てから所望のデータが出力するまでの間に出力データが
急激に反転する場合に大きな出力雑音、電源雑音が発生
するという問題点を解決すべくなされたもので、上記雑
音の発生を極力低減し得る半導体メモリ、ｔ−提供する
ことを目的とする。
［発明の構成］
（問題点を解決するための手段）
本発明の半導体メモリは、メモリの活性／非活性化を制
御する丸めのＣＥ倍信号メモリセルからのデータの読み
出し完了時点を検知し次ときの読み出し検知出力とによ
って７リツグ７０，７″回路をセット状態、リセット状
態に制御し、メモリセルからの読み出しデータを出力す
る丸めの出力バッファを上記７リツｆ７０ッゾ回路の出
力によｐ活性／非活性状態に制御するようにしてなるこ
とｔ−特徴とする。
御する丸めのＣＥ倍信号メモリセルからのデータの読み
出し完了時点を検知し次ときの読み出し検知出力とによ
って７リツグ７０，７″回路をセット状態、リセット状
態に制御し、メモリセルからの読み出しデータを出力す
る丸めの出力バッファを上記７リツｆ７０ッゾ回路の出
力によｐ活性／非活性状態に制御するようにしてなるこ
とｔ−特徴とする。
（作用）
ＣＢ傷信号ディセーブルになったら出カバ。
７テを非活性化し、ＣＥ倍信号イネーブルになったのち
メモリセルからデータが読み出され九ときに出力バッフ
ァを活性化することが可能になる。
メモリセルからデータが読み出され九ときに出力バッフ
ァを活性化することが可能になる。
従って、ＣＥ倍信号イネ−ツル状態となったのち新（、
イ／モリセルデータが出てきたときに同期して出カバ、
ノアを活性化でき、この新しいデータの出力直前に前ア
ドレスに対応する古い（誤った）データが一匿出力する
ことがなくなり、データ出力時における出力雑音、電源
雑音＃′ｉ億力小さくなる。
イ／モリセルデータが出てきたときに同期して出カバ、
ノアを活性化でき、この新しいデータの出力直前に前ア
ドレスに対応する古い（誤った）データが一匿出力する
ことがなくなり、データ出力時における出力雑音、電源
雑音＃′ｉ億力小さくなる。
（実施例）
以下、図面を参照して本発明の一実施例ｔ−評綱に説明
する。
する。
第１図は、チップ・イネーブル信号ＣＥによシアクセス
動作を開始するＳＲＡＭの一部を示しておシ、ｌはｉ信
号入力が入力するＣＥパ、ノア、２はメモリセルからの
データの読み出し完了時点を検知する読み出し検知回路
、３は上記メモリセルからの読み出しデータを検知して
増幅するセンスアンプ、４は前記τｊ−バッファ１の出
力がセｙｌ’入力として導か九、前記読み出し検知回路
２の出力がリセット入力として導かれるフリッｆ７０．
グ回路、５は上記７リツグ７０ッグ回ｗ１４の出力とア
ウト！、ト・イネーブル信号ＯＥ入力とライト・イネ−
ツル信号７１人力との論理処理を行い、出力制御信号を
発生する出力制御回路、６は上記出力制御回路５の出力
制御信号によシ活性／非活性状態が制御され、活性状態
のときに前記センスアンｆ３の出力をバッファ増幅して
出力する出カバ、７アである。
動作を開始するＳＲＡＭの一部を示しておシ、ｌはｉ信
号入力が入力するＣＥパ、ノア、２はメモリセルからの
データの読み出し完了時点を検知する読み出し検知回路
、３は上記メモリセルからの読み出しデータを検知して
増幅するセンスアンプ、４は前記τｊ−バッファ１の出
力がセｙｌ’入力として導か九、前記読み出し検知回路
２の出力がリセット入力として導かれるフリッｆ７０．
グ回路、５は上記７リツグ７０ッグ回ｗ１４の出力とア
ウト！、ト・イネーブル信号ＯＥ入力とライト・イネ−
ツル信号７１人力との論理処理を行い、出力制御信号を
発生する出力制御回路、６は上記出力制御回路５の出力
制御信号によシ活性／非活性状態が制御され、活性状態
のときに前記センスアンｆ３の出力をバッファ増幅して
出力する出カバ、７アである。
上記７リツ７”７Ｃ！ッグ回Ｎ４は、ＣＥ信号入力がｒ
イセ−プルになりたときにセッ状態悪（なり、このとき
のセット出力により前記出カバ、７ア６が非活性状態に
なるように制御し、前記ＣＥ倍信号イネ−ツルになり九
のちメモリセルからの読み出しデータが検知さｎたとき
の検知出力によってリセット状態になり、このときのセ
ット出力により前記出力バッファ６が活性状態になるよ
うに制御する。
イセ−プルになりたときにセッ状態悪（なり、このとき
のセット出力により前記出カバ、７ア６が非活性状態に
なるように制御し、前記ＣＥ倍信号イネ−ツルになり九
のちメモリセルからの読み出しデータが検知さｎたとき
の検知出力によってリセット状態になり、このときのセ
ット出力により前記出力バッファ６が活性状態になるよ
うに制御する。
第２図は前記読み出し検知回路２、フリッｆ７０、ｆ回
路４、出力制御回路５の一具体例を示している。即ち、
読み出し検知回路２は、メモリセルアレイのビット線対
ＢＬ、ＢＬ間の電位差を検知して増幅する並列接続され
た２個のセンスアンプ２１，２２と、この２個のセンス
アンｆ２）。
路４、出力制御回路５の一具体例を示している。即ち、
読み出し検知回路２は、メモリセルアレイのビット線対
ＢＬ、ＢＬ間の電位差を検知して増幅する並列接続され
た２個のセンスアンプ２１，２２と、この２個のセンス
アンｆ２）。
２２の互いに逆相の出力端に接続さｎた一対のセンスｉ
ｓＬ、ＳＬ間に接続さｎたセンス線イコライズ用のＭＯ
Ｓ （絶縁ダート）型のたとえばＰチャネルトランジス
タ２３と、上記一対のセンス線ＳＬ、ＳＬが二人刃端に
接続された排他的フアゲート２４とからなる。なお、上
記一対のセンス線ＳＬ、５ＬＫＦｉａ記第１図のセンノ
ア／′ｆ３が接続さｎている。また、７リツｆ７０ッゾ
回路４は、２個の二人カッアゲート２５．２６の各出刃
端が互いに他方のノアｒ−１の一方の入力端に接続され
ている。出力制御回路５は三入力のナンドｒ −ト２２
からなる。
ｓＬ、ＳＬ間に接続さｎたセンス線イコライズ用のＭＯ
Ｓ （絶縁ダート）型のたとえばＰチャネルトランジス
タ２３と、上記一対のセンス線ＳＬ、ＳＬが二人刃端に
接続された排他的フアゲート２４とからなる。なお、上
記一対のセンス線ＳＬ、５ＬＫＦｉａ記第１図のセンノ
ア／′ｆ３が接続さｎている。また、７リツｆ７０ッゾ
回路４は、２個の二人カッアゲート２５．２６の各出刃
端が互いに他方のノアｒ−１の一方の入力端に接続され
ている。出力制御回路５は三入力のナンドｒ −ト２２
からなる。
前記各センスアン！２１．２２は、たとえば第３図体）
に示すようにそれぞれセンスアンプイネ−ツル（ＳＡ幻
倍信号より活性／非活性状態が制御されるカレントミ２
− ｍ ｃｙｉｏｓ差動アン７’ＯＡからなシ、ビット
線ＢＬ、ＢＬに各対応してｒ−トが接続される差動増幅
用のＮチャネルトランジスタＮＩ＋Ｎｌ と、カレント
ミラー接続された負荷用のＰチャネルトランジスタｐｌ
＊ｐ、と、前記ＳＡＷＡ号がダートに与えられるスイッ
チ用のＮチャネルトランジスタＮ３とからなる。
に示すようにそれぞれセンスアンプイネ−ツル（ＳＡ幻
倍信号より活性／非活性状態が制御されるカレントミ２
− ｍ ｃｙｉｏｓ差動アン７’ＯＡからなシ、ビット
線ＢＬ、ＢＬに各対応してｒ−トが接続される差動増幅
用のＮチャネルトランジスタＮＩ＋Ｎｌ と、カレント
ミラー接続された負荷用のＰチャネルトランジスタｐｌ
＊ｐ、と、前記ＳＡＷＡ号がダートに与えられるスイッ
チ用のＮチャネルトランジスタＮ３とからなる。
なお、上記センスアンｆ２１．２２に代えて、第３図葎
）に示すように５ＡＩＣ信号によシ活性／非活性状態が
制御される１個の０ＭＯ８う、チ回路を用いてもよい。
）に示すように５ＡＩＣ信号によシ活性／非活性状態が
制御される１個の０ＭＯ８う、チ回路を用いてもよい。
ここで、Ｎ４ ＊ ｓｓ ＃ Ｎ・はＮチャネルトラン
ノスタＮ ｐ、 ｐ Ｐ４ ＃ ｐ、、はＰチャネ
ルトランジスタである。
ノスタＮ ｐ、 ｐ Ｐ４ ＃ ｐ、、はＰチャネ
ルトランジスタである。
次に、上記第１図および第２図の回路動作について第４
図のタイミングチャードを参照して説明する。ＣＩ信号
入力がディセーブル（ハイレベル）のときには、ツリッ
グ７０ッデ回路４がセットされ、このときのセット出力
（ロウレベル）によジ出力制御回路５の出力がハイレベ
ルになυ、出カバ、７７６ｔｌｉ非活性状Ｂ（出力がハ
イ・インピーダンス状態）になる。アドレス入力がＡか
らＢに変化したのちＣＥ信号入力がイネ−ツル（ロウレ
ベル）になると、メモリアクセス動作が開始する。
図のタイミングチャードを参照して説明する。ＣＩ信号
入力がディセーブル（ハイレベル）のときには、ツリッ
グ７０ッデ回路４がセットされ、このときのセット出力
（ロウレベル）によジ出力制御回路５の出力がハイレベ
ルになυ、出カバ、７７６ｔｌｉ非活性状Ｂ（出力がハ
イ・インピーダンス状態）になる。アドレス入力がＡか
らＢに変化したのちＣＥ信号入力がイネ−ツル（ロウレ
ベル）になると、メモリアクセス動作が開始する。
このとき、ＣＥ信号入力から作られるセンス線イコライ
ズ信号１てによってイコライズ用トランジスタ２３が一
定時間オンになり、センス線ＳＬ。
ズ信号１てによってイコライズ用トランジスタ２３が一
定時間オンになり、センス線ＳＬ。
ＳＬの電位（データＤ、Ｄ）がイコライズされる。
これにより、排他的ノアゲート２４の出力はロウレベル
になっている。次いで、アドレスＢに対応するメモリセ
ルの情報に応じてビット軸対ＢＬ。
になっている。次いで、アドレスＢに対応するメモリセ
ルの情報に応じてビット軸対ＢＬ。
ＳＬ間に電位差が生じると、センスアンｆ２ノ。
２２によシ七ンス増幅が行われる。この場合、センスア
ンｆ２１の出力りの変化方向とセンスアンプ２２の出力
りの変化方向とは互いに逆向きであ夛、センス＠８Ｌ、
ＳＬに相補的なデータＤ、Ｄが現われる。これによって
、排他的ノアｒ−）２４の出力がハイレベルとなり、ク
リップ７０゜！回路４がリセットされる。このとき、７
す、ｆフロ、子回路４のセット出力はハイレベルになり
、ＯＥ信号入力がハイレベル、ＷＥ信号入力がハイレベ
ルになっていれば、出力制御回路５の出力がロウレベル
になシ、出力バッファ６は活性状態になる。即ち、出力
バッファ６は、ＣＥ信号入力がイネーブルになったのち
、入力アドレスＢに対応するメモリセルからのデータが
読み出されるのに同期して活性化して上記データを出力
するようになる。
ンｆ２１の出力りの変化方向とセンスアンプ２２の出力
りの変化方向とは互いに逆向きであ夛、センス＠８Ｌ、
ＳＬに相補的なデータＤ、Ｄが現われる。これによって
、排他的ノアｒ−）２４の出力がハイレベルとなり、ク
リップ７０゜！回路４がリセットされる。このとき、７
す、ｆフロ、子回路４のセット出力はハイレベルになり
、ＯＥ信号入力がハイレベル、ＷＥ信号入力がハイレベ
ルになっていれば、出力制御回路５の出力がロウレベル
になシ、出力バッファ６は活性状態になる。即ち、出力
バッファ６は、ＣＥ信号入力がイネーブルになったのち
、入力アドレスＢに対応するメモリセルからのデータが
読み出されるのに同期して活性化して上記データを出力
するようになる。
［発明の効果］
上述したように本発明の半導体メモリによれば、チップ
・イネーブル信号によシアクセス動作を開始した場合、
所望のアドレスに対応するメモリセルのデータが出力す
るまでは出カバ、７アをハイ・インピーダンス状態に保
つようにしており、上記データが出力する直前に前アド
レスに対応するメモリセルのデータが一度出力するとい
うようなことはなくなるので、データ読み出し時におけ
る出力信号線や電源線の雑音発生を極力低減させること
かで龜る。
・イネーブル信号によシアクセス動作を開始した場合、
所望のアドレスに対応するメモリセルのデータが出力す
るまでは出カバ、７アをハイ・インピーダンス状態に保
つようにしており、上記データが出力する直前に前アド
レスに対応するメモリセルのデータが一度出力するとい
うようなことはなくなるので、データ読み出し時におけ
る出力信号線や電源線の雑音発生を極力低減させること
かで龜る。
従って、本発明は、ＣＥアクセス動作屋の半導体メモリ
に適用することができ、アドレス変化検知回路を有さな
いメモリにも適用できる。
に適用することができ、アドレス変化検知回路を有さな
いメモリにも適用できる。
第１図は本発明の半導体メモリにおける出力バッファ制
御回路の一実施例を示すプロ、り図、第２図は第１図の
回路の一具体例を示す回路図、第３図（ａ） 、 （ｂ
）はそれぞれ第２図中の読み出し検知回路の相異なる具
体例を示す回路図、第４図は第２図の回路の動作を示す
タイミング図、第５図は従来の半導体メモリの出力バッ
ファ制御回路を示すプロ、り図、第６図は第５図の回路
の動作を示すタイミング図である。 ２・・・読み出し検知回路、３，２１．２２・・・セン
スアンプ、４・・・フリッグフロ、プ回路、５・・・出
力制御回路、６・・・出カバ、７、子回路、２３・・・
イコライズ用トランジスタ、２４・・・排他的ノアデー
ト。 出願人代理人 弁理士 鈴 江 武 彦第１図 ′ｍ２図 手続補正書 ６３．４゜２１ 昭和 年 月 日 特許庁長官 小 川 邦 夫 殿 １、事件の表示 ゛ 特願昭６２−１２８８１７号 ２、発明の名称 半導体メモリ ３、補正をする者 事件との関係 特許出願人 （３０７） 株式会社 東芝 （ほか１名）４、代理
人 東京都千代田区霞が関３丁目７番２号 ＵＢＥビル〒１
００ 電話 ０３ （５０２）３１８１ （大代表）
７、補正の内容 （１）明細書の第９頁第６行目ないし第７行目にわたっ
て「排他的ノアゲート２４」とあるを「排他的オアゲー
ト２４」と訂正する。 （２）明細書の第１１頁第４行目に「排他的ノアゲート
２４」とあるを「排他的オアゲート２４」と訂正する。 （３）明細書の第１１頁第１２行目ないし第１３行目に
わたって「排他的ノアゲート２４」とあるを「排他的オ
アゲート２４」と訂正する。 （４）明細書の第１３頁第１１行目に「排他的ノアゲー
ト」とあるを「排他的オアゲート」と訂正する。 （５）図面の第２図を別紙の通り訂正する。
御回路の一実施例を示すプロ、り図、第２図は第１図の
回路の一具体例を示す回路図、第３図（ａ） 、 （ｂ
）はそれぞれ第２図中の読み出し検知回路の相異なる具
体例を示す回路図、第４図は第２図の回路の動作を示す
タイミング図、第５図は従来の半導体メモリの出力バッ
ファ制御回路を示すプロ、り図、第６図は第５図の回路
の動作を示すタイミング図である。 ２・・・読み出し検知回路、３，２１．２２・・・セン
スアンプ、４・・・フリッグフロ、プ回路、５・・・出
力制御回路、６・・・出カバ、７、子回路、２３・・・
イコライズ用トランジスタ、２４・・・排他的ノアデー
ト。 出願人代理人 弁理士 鈴 江 武 彦第１図 ′ｍ２図 手続補正書 ６３．４゜２１ 昭和 年 月 日 特許庁長官 小 川 邦 夫 殿 １、事件の表示 ゛ 特願昭６２−１２８８１７号 ２、発明の名称 半導体メモリ ３、補正をする者 事件との関係 特許出願人 （３０７） 株式会社 東芝 （ほか１名）４、代理
人 東京都千代田区霞が関３丁目７番２号 ＵＢＥビル〒１
００ 電話 ０３ （５０２）３１８１ （大代表）
７、補正の内容 （１）明細書の第９頁第６行目ないし第７行目にわたっ
て「排他的ノアゲート２４」とあるを「排他的オアゲー
ト２４」と訂正する。 （２）明細書の第１１頁第４行目に「排他的ノアゲート
２４」とあるを「排他的オアゲート２４」と訂正する。 （３）明細書の第１１頁第１２行目ないし第１３行目に
わたって「排他的ノアゲート２４」とあるを「排他的オ
アゲート２４」と訂正する。 （４）明細書の第１３頁第１１行目に「排他的ノアゲー
ト」とあるを「排他的オアゲート」と訂正する。 （５）図面の第２図を別紙の通り訂正する。
Claims (4)
- （１）メモリの活性／非活性化を制御するためのチップ
・イネーブル信号およびメモリセルからのデータ読み出
し完了時点を検知する読み出し検知回路の検知出力によ
ってフリップフロップ回路の出力状態を制御し、前記メ
モリセルからの読み出しデータを出力するための出力バ
ッファを前記フリップフロップ回路の出力を用いて活性
／非活性状態に制御するようにしてなることを特徴とす
る半導体メモリ。 - （２）前記フリップフロップ回路は、前記チップ・イネ
ーブル信号が非活性状態のときにセットされ、前記読み
出し検知回路の検知出力によってリセットされることを
特徴とする前記特許請求の範囲第１項記載の半導体メモ
リ。 - （３）前記フリップフロップ回路の出力とアウトプット
・イネーブル信号とライト・イネーブル信号との論理処
理を行う出力制御回路によって、上記フリップフロップ
回路がセット状態のときには前記出力バッファを非活性
状態に制御し、フリップフロップ回路がリセット状態の
ときには前記アウトプット・イネーブル信号、ライト・
イネーブル信号が所定の状態であれば出力バッファを活
性状態に制御するようにしてなることを特徴とする前記
特許請求の範囲第２項記載の半導体メモリ。 - （４）前記読み出し検知回路は、メモリセルアレイのビ
ット線対の電位差を検知して増幅する互いに並列接続さ
れた２個のセンスアンプと、この２個のセンスアンプの
互いに逆相の出力端に接続された一対のセンス線相互間
に接続されたセンス線イコライズ用のＭＯＳトランジス
タと、上記一対のセンス線に入力が接続された排他的論
理和回路とからなることを特徴とする前記特許請求の範
囲第１項乃至第３項のいずれか１項記載の半導体メモリ
。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62128817A JPS63292484A (ja) | 1987-05-26 | 1987-05-26 | 半導体メモリ |
| US07/198,052 US4858197A (en) | 1987-05-26 | 1988-05-24 | Output buffer control circuit of memory device |
| KR1019880006171A KR880014564A (ko) | 1987-05-26 | 1988-05-26 | 메모리 장치용 출력 버퍼 제어회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62128817A JPS63292484A (ja) | 1987-05-26 | 1987-05-26 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63292484A true JPS63292484A (ja) | 1988-11-29 |
Family
ID=14994150
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62128817A Pending JPS63292484A (ja) | 1987-05-26 | 1987-05-26 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63292484A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6467794A (en) * | 1987-09-09 | 1989-03-14 | Nippon Electric Ic Microcomput | Semiconductor integrated circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60254488A (ja) * | 1984-05-30 | 1985-12-16 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1987
- 1987-05-26 JP JP62128817A patent/JPS63292484A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60254488A (ja) * | 1984-05-30 | 1985-12-16 | Mitsubishi Electric Corp | 半導体記憶装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6467794A (en) * | 1987-09-09 | 1989-03-14 | Nippon Electric Ic Microcomput | Semiconductor integrated circuit |
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