JPS63292227A - 演算回路 - Google Patents
演算回路Info
- Publication number
- JPS63292227A JPS63292227A JP62127531A JP12753187A JPS63292227A JP S63292227 A JPS63292227 A JP S63292227A JP 62127531 A JP62127531 A JP 62127531A JP 12753187 A JP12753187 A JP 12753187A JP S63292227 A JPS63292227 A JP S63292227A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- control circuit
- arithmetic
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000002411 adverse Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 7
- 101710149863 C-C chemokine receptor type 4 Proteins 0.000 description 1
- 102100032976 CCR4-NOT transcription complex subunit 6 Human genes 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は条件判断を必要とする演算を行なうための演算
回路に関するものである。
回路に関するものである。
従来の技術
近年、データ検索や、移流拡散方程式の数値解法等にお
ける最大値及び最小値演算などデータの演算結果によシ
データの取扱を決める演算つまり条件判断を必要とする
演算の使用が増加してきた具体的な演算回路例としては
、例えばナショナルセミコンダクタージャパン物から出
ているＮＳ３２０３２マイクロコンピユータに使用され
ている。第３図はこの演算回路のブロック図を示すもの
であり，１は第１の記憶手段、２は第２の記憶手段、３
はこれら２つの記憶手段の出力を入力とする算術論理演
算手段（以下ＡＬＵ）、４はこのＡＬＵａから出力され
る状態信号を格納するコンディションコードレジスタ（
以下ＯＣＲ ）、６は第１の記憶手段１の書き込み全制
御する書き込み信号線、６はＡＬＵａと書き込み信号線
６を制御する制御部であり、この制御部５はＣＣＲ４の
出力全入力としている。
ける最大値及び最小値演算などデータの演算結果によシ
データの取扱を決める演算つまり条件判断を必要とする
演算の使用が増加してきた具体的な演算回路例としては
、例えばナショナルセミコンダクタージャパン物から出
ているＮＳ３２０３２マイクロコンピユータに使用され
ている。第３図はこの演算回路のブロック図を示すもの
であり，１は第１の記憶手段、２は第２の記憶手段、３
はこれら２つの記憶手段の出力を入力とする算術論理演
算手段（以下ＡＬＵ）、４はこのＡＬＵａから出力され
る状態信号を格納するコンディションコードレジスタ（
以下ＯＣＲ ）、６は第１の記憶手段１の書き込み全制
御する書き込み信号線、６はＡＬＵａと書き込み信号線
６を制御する制御部であり、この制御部５はＣＣＲ４の
出力全入力としている。
以上のように｛４成された従来の演算回路において例え
ば、ａ ＝ ｍａｗ（ａ，ｂ）、つまりａ，ｂのうち大
きい方をａに代入するという動作をさせる場合、第４図
に示す様なサブルーチンを呼ぶ事になる。
ば、ａ ＝ ｍａｗ（ａ，ｂ）、つまりａ，ｂのうち大
きい方をａに代入するという動作をさせる場合、第４図
に示す様なサブルーチンを呼ぶ事になる。
ここで第３図は、アセンブラで書いたｍａｗ関数のサブ
ルーチンプログラム図である。ここで第１のステップで
は、先ず２数の演算として、第１及び第２の記憶手段１
，２から出力されたａ、ｂの数値データを、八Ｌ ＴＪ
３でａからｂの減算を行ない、その状態つまりゼロか
正か負かを、ＣＣＲ４に貯える。この時第１の記憶手段
１への書き込みは行なわれない。第２のステップでは条
件判断を行なう。つまり第１のステップで貯えられたＣ
ＣＲ４の値が正の場合次の実行を第４ステツプへ移すと
いう動作をする。第３ステツプでは求めるデータの格納
を行なう、つま９第２の記憶手段２に格納されたｂの値
をＡＬＵ３を通じ第１の記憶手段１に書き込む。この結
果筒１の記憶手段１に書き込まれた値がａ、ｂの最大値
を示す事となる。同様に第２のステップでの判断を変更
することによシ、ｍ ｉ ｎ関数の実行も行なえる。
ルーチンプログラム図である。ここで第１のステップで
は、先ず２数の演算として、第１及び第２の記憶手段１
，２から出力されたａ、ｂの数値データを、八Ｌ ＴＪ
３でａからｂの減算を行ない、その状態つまりゼロか
正か負かを、ＣＣＲ４に貯える。この時第１の記憶手段
１への書き込みは行なわれない。第２のステップでは条
件判断を行なう。つまり第１のステップで貯えられたＣ
ＣＲ４の値が正の場合次の実行を第４ステツプへ移すと
いう動作をする。第３ステツプでは求めるデータの格納
を行なう、つま９第２の記憶手段２に格納されたｂの値
をＡＬＵ３を通じ第１の記憶手段１に書き込む。この結
果筒１の記憶手段１に書き込まれた値がａ、ｂの最大値
を示す事となる。同様に第２のステップでの判断を変更
することによシ、ｍ ｉ ｎ関数の実行も行なえる。
また、データ検索を行なう場合には、検索すべきデータ
を第１の記憶手段１に、調べるデータを第２の記憶手段
２に格納し、それら２数（ｉ７ＡＬ Ｕｓで論理演算を
行ないその結果によシ調べるデータ全格納するか、しな
いかを判断する。
を第１の記憶手段１に、調べるデータを第２の記憶手段
２に格納し、それら２数（ｉ７ＡＬ Ｕｓで論理演算を
行ないその結果によシ調べるデータ全格納するか、しな
いかを判断する。
発明が解決しようとする問題点
しかしながら上記のような構成では、演算−判断、格納
という３サイクル以上の演算動作が必要になシ演算速度
が遅くなるという問題点を有していた。
という３サイクル以上の演算動作が必要になシ演算速度
が遅くなるという問題点を有していた。
本発明はかかる点に鑑み、条件判断全必要とする演算の
演算速度を高速にする演算回路を提供することを目的と
する。
演算速度を高速にする演算回路を提供することを目的と
する。
問題点を解決するための手段
本発明は、第１の入力信号と第２の入力信号を２入力と
する算術論理演算手段と、前記第１の入力信号と前記算
術論理演算手段の出力を入力とするスイッチ手段と、前
記算術論理演算手段の演算結果全反映する状態フラグと
制御信号を入力とする書き込み信号制御回路を有し、前
記スイッチ手段の出力を出力信号とし、書き込み信号制
御回路の出力を前記出力信号の書き込み信号とする演算
回路である。
する算術論理演算手段と、前記第１の入力信号と前記算
術論理演算手段の出力を入力とするスイッチ手段と、前
記算術論理演算手段の演算結果全反映する状態フラグと
制御信号を入力とする書き込み信号制御回路を有し、前
記スイッチ手段の出力を出力信号とし、書き込み信号制
御回路の出力を前記出力信号の書き込み信号とする演算
回路である。
作 用
本発明は、前記した構成により、第１及び第２の入力信
号’１ＡＬＵにより算術論理演算を行ない、その結果生
成された状態フラグを曹き込み信号制御回路に入力する
。前記スイッチ手段では第２の入力信号を選択し、この
スイッチ手段の出力を出力信号とする。このとき、書き
込み信号制御回路の出力を前記出力信号の書き込み信号
とすることにより出力信号の書き込みｆ ’＋ｉｉ制御
する。出力信号は第２の入力信号が入力後スイッチ手段
全通った後出力されるので比較的早く決定し、書き込み
信号もＡＬＵの演算後、比較的回路の小さな書き込み信
号制御回路を通った後出力されるので、データ検索やｍ
ａｘ又はｍｉｎ関数などの条件判断演算を１回の演算サ
イクル内で行なう。
号’１ＡＬＵにより算術論理演算を行ない、その結果生
成された状態フラグを曹き込み信号制御回路に入力する
。前記スイッチ手段では第２の入力信号を選択し、この
スイッチ手段の出力を出力信号とする。このとき、書き
込み信号制御回路の出力を前記出力信号の書き込み信号
とすることにより出力信号の書き込みｆ ’＋ｉｉ制御
する。出力信号は第２の入力信号が入力後スイッチ手段
全通った後出力されるので比較的早く決定し、書き込み
信号もＡＬＵの演算後、比較的回路の小さな書き込み信
号制御回路を通った後出力されるので、データ検索やｍ
ａｘ又はｍｉｎ関数などの条件判断演算を１回の演算サ
イクル内で行なう。
実施例
第１図は本発明の実施例における演算回路のブロック図
を示すものである。第１図において１１は第１の入力信
号と第２の入力信号を入力とするＡＬＵ、１２はこのＡ
ＬＵｌ １からの状態フラグ１６及び制御信号１６を入
力する書き込み信号制御回路、１３は第２の入力信号と
ＡＬＵｌｌの出力を入力とするスイッチ手段、１４はス
イッチ手段１３に第２の入力信号を入力するためのデー
タバス、１７は書き込み信号制御回路１２から出力され
る出力信号の書き込み信号線を示す。
を示すものである。第１図において１１は第１の入力信
号と第２の入力信号を入力とするＡＬＵ、１２はこのＡ
ＬＵｌ １からの状態フラグ１６及び制御信号１６を入
力する書き込み信号制御回路、１３は第２の入力信号と
ＡＬＵｌｌの出力を入力とするスイッチ手段、１４はス
イッチ手段１３に第２の入力信号を入力するためのデー
タバス、１７は書き込み信号制御回路１２から出力され
る出力信号の書き込み信号線を示す。
以上の様に構成された本実施例の演算回路について、以
下その動作を説明する。
下その動作を説明する。
データ検索を行なう場合には、第１の入力信号として検
索すべき信号、例えば入力されたデータのビットが部分
的に１か０かを判断する場合には、その検索すべきビッ
トに１の立った信号を与える。
索すべき信号、例えば入力されたデータのビットが部分
的に１か０かを判断する場合には、その検索すべきビッ
トに１の立った信号を与える。
第２の入力信号としては検索するデータ列を入力する。
入力された第１．第２の入力信号をＡＬＵｌｌで論理和
演算を行ない、その時生成された状態フラグ１５を書き
込み信号制御回路１２に入力する。
演算を行ない、その時生成された状態フラグ１５を書き
込み信号制御回路１２に入力する。
同時に第２の入力信号つまシ検索するデータ列をデータ
バス１４を通シスイッチ手段１３に入力し、第２の入力
信号を出力信号として出力する。もし状態フラグ１５が
、論理和演算の結果一致していない事を示していたなら
書き込み信号？ｉｉＵ御回路１２は、出力信号の書き込
み可能信号？出さない。逆に論理和演算の結果一致した
場合には出力信号の書き込み可能信号を出す。このよう
にすることによシ論理和演算の結果一致したデータだけ
が書き込まれることになる。
バス１４を通シスイッチ手段１３に入力し、第２の入力
信号を出力信号として出力する。もし状態フラグ１５が
、論理和演算の結果一致していない事を示していたなら
書き込み信号？ｉｉＵ御回路１２は、出力信号の書き込
み可能信号？出さない。逆に論理和演算の結果一致した
場合には出力信号の書き込み可能信号を出す。このよう
にすることによシ論理和演算の結果一致したデータだけ
が書き込まれることになる。
第２図は本発明の第２の実施例における演算回路のブロ
ック図を示すものである。第２図において１１は記憶手
段１８の出力信号と入力信号全入力とするＡＬＵ、１２
はこのＡＬＵｌ １からの状態フラグ１５及び制御信号
１６を入力する書き込み信号制御回路、１３は入力信号
とＡＬＵｌｌの出力全入力とするスイッチ手段、１４は
スイッチ手段１３は第２の入力信号を入力するためのデ
ータバス、１７は書き込み信号制御回路１２から出力さ
れる出力信号の書き込み信号線ヲ示す。以上は第１図の
構成と同様なものであるが、異なるのはスイッチ手段１
３の出力が記憶手段１８の入力となっており、この記憶
手段の出力がＡＬＵｌｌの入力となっている点である。
ック図を示すものである。第２図において１１は記憶手
段１８の出力信号と入力信号全入力とするＡＬＵ、１２
はこのＡＬＵｌ １からの状態フラグ１５及び制御信号
１６を入力する書き込み信号制御回路、１３は入力信号
とＡＬＵｌｌの出力全入力とするスイッチ手段、１４は
スイッチ手段１３は第２の入力信号を入力するためのデ
ータバス、１７は書き込み信号制御回路１２から出力さ
れる出力信号の書き込み信号線ヲ示す。以上は第１図の
構成と同様なものであるが、異なるのはスイッチ手段１
３の出力が記憶手段１８の入力となっており、この記憶
手段の出力がＡＬＵｌｌの入力となっている点である。
以上の様に構成された第２の実施例の演算回路について
、以下その動作を最大＋Ｆｉｋ求める演算（１ｎａＸ
関数）及び最小値を求める演算（ｍｉｎ関数）で説明す
る。
、以下その動作を最大＋Ｆｉｋ求める演算（１ｎａＸ
関数）及び最小値を求める演算（ｍｉｎ関数）で説明す
る。
記憶手段１８に格納された演算データから入力信号の演
算データＩＡＬＵ１１で減算を行ない、その時生成され
た演算結果の状態フラグ１５を書き込み信号制御回路１
２に入力し、同時に入力信号の演算データをデータバス
１４ｆｆｉ通ｆｆスイッチ手段１３の入力とする。この
スイッチ手段１３の出力をこの演算回路の出力信号とす
る。そして、この出力信号の書き込み信号ヲ書き込み信
号制御回路１２により制御する。つまり、ＡＬＵｌ １
からの状態フラグが正であること全示し最大値を求める
演算（ｍａＸ 関数）の場合、及び状態フラグが負であ
ることを示し最ｌＪ＼値を求める演算（ｍｉｎ関数）の
場合は記憶手段１８への書き込み信号をＯＦＦ Ｌ、そ
の他の場合にはＯＮ ［、、演算結果全記憶手段１８に
格納する。この結果記憶手段１８に・格納されたデータ
が演算の解となる。これら動作は１回の演算サイクルで
実行できる。
算データＩＡＬＵ１１で減算を行ない、その時生成され
た演算結果の状態フラグ１５を書き込み信号制御回路１
２に入力し、同時に入力信号の演算データをデータバス
１４ｆｆｉ通ｆｆスイッチ手段１３の入力とする。この
スイッチ手段１３の出力をこの演算回路の出力信号とす
る。そして、この出力信号の書き込み信号ヲ書き込み信
号制御回路１２により制御する。つまり、ＡＬＵｌ １
からの状態フラグが正であること全示し最大値を求める
演算（ｍａＸ 関数）の場合、及び状態フラグが負であ
ることを示し最ｌＪ＼値を求める演算（ｍｉｎ関数）の
場合は記憶手段１８への書き込み信号をＯＦＦ Ｌ、そ
の他の場合にはＯＮ ［、、演算結果全記憶手段１８に
格納する。この結果記憶手段１８に・格納されたデータ
が演算の解となる。これら動作は１回の演算サイクルで
実行できる。
以上のように第１．第２の実施例によれば従来の演算回
路にデータバス１４、書き込み信号制御回路１２、及び
スイッチ手段１３という最小のハードウェアの増加だけ
で、データ検索や最大値を求める演算（ｍａｗ 関数）
及び最小値を求める演算（ｍ ｉ ｎ関数）など、条件
判断を必要とする演算全１回の演算サイクルで求めるこ
とができ高速化を図れる。また、スイッチ手段１３の出
力′ｆｔＡＬＵ１１からの出力とすると従来の演算器と
同様の演算ができる。
路にデータバス１４、書き込み信号制御回路１２、及び
スイッチ手段１３という最小のハードウェアの増加だけ
で、データ検索や最大値を求める演算（ｍａｗ 関数）
及び最小値を求める演算（ｍ ｉ ｎ関数）など、条件
判断を必要とする演算全１回の演算サイクルで求めるこ
とができ高速化を図れる。また、スイッチ手段１３の出
力′ｆｔＡＬＵ１１からの出力とすると従来の演算器と
同様の演算ができる。
なお、第１．第２の実施例に於いて条件判断専用の回路
として、スイッチ手段１３を省き、第２の入力信号を直
接出力信号としてもよい。
として、スイッチ手段１３を省き、第２の入力信号を直
接出力信号としてもよい。
発明の詳細
な説明したように、本発明によれば、条件判断を必要と
する演算が、わずかなハードウェアの増加だけで１演算
サイクルで実行することができ、その実用的効果は大き
い。
する演算が、わずかなハードウェアの増加だけで１演算
サイクルで実行することができ、その実用的効果は大き
い。
第１図は本発明における第１の実施例の演算回路のブロ
ック図、第２図は本発明における第２の実施例の演算回
路のブロック図、第３図は従来の演算回路のブロック図
、第４図は従来の演算回路によるｍａ：ｃ、ｍｉｎ関数
のプログラム図である。 １・・・・・・ＡＬＵ、１２・・・・・・書き込み信号
制御回路、１３・・・・・・スイッチ手段、１４・・・
・・・データバス、１５・・・・・・状態フラグ、１６
・・・・・・制御信号、１７・・・・・・書き込み信号
線、１８・・・・・・記憶手段。
ック図、第２図は本発明における第２の実施例の演算回
路のブロック図、第３図は従来の演算回路のブロック図
、第４図は従来の演算回路によるｍａ：ｃ、ｍｉｎ関数
のプログラム図である。 １・・・・・・ＡＬＵ、１２・・・・・・書き込み信号
制御回路、１３・・・・・・スイッチ手段、１４・・・
・・・データバス、１５・・・・・・状態フラグ、１６
・・・・・・制御信号、１７・・・・・・書き込み信号
線、１８・・・・・・記憶手段。
Claims (2)
- （１）第１の入力信号と第２の入力信号を２入力とする
算術論理演算手段と、前記第１の入力信号と前記算術論
理演算手段の出力を入力とするスイッチ手段と、前記算
術論理演算手段の演算結果を反映する状態フラグと制御
信号を入力とする書き込み信号制御回路を有し、前記ス
イッチ手段の出力を出力信号とし、書き込み信号制御回
路の出力を前記出力信号の書き込み信号とすることを特
徴とした演算回路。 - （２）第２の入力信号の発生源である記憶手段と出力が
書き込まれる記憶手段が同一であることを特徴とした特
許請求の範囲第１項記載の演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62127531A JPS63292227A (ja) | 1987-05-25 | 1987-05-25 | 演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62127531A JPS63292227A (ja) | 1987-05-25 | 1987-05-25 | 演算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63292227A true JPS63292227A (ja) | 1988-11-29 |
Family
ID=14962323
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62127531A Pending JPS63292227A (ja) | 1987-05-25 | 1987-05-25 | 演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63292227A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02138618A (ja) * | 1988-11-18 | 1990-05-28 | Matsushita Electric Ind Co Ltd | 演算装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5755448A (en) * | 1980-09-19 | 1982-04-02 | Fujitsu Ltd | Operation controlling system |
| JPS57187744A (en) * | 1981-05-13 | 1982-11-18 | Toshiba Corp | Holding circuit for digital maximum and minimum values |
-
1987
- 1987-05-25 JP JP62127531A patent/JPS63292227A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5755448A (en) * | 1980-09-19 | 1982-04-02 | Fujitsu Ltd | Operation controlling system |
| JPS57187744A (en) * | 1981-05-13 | 1982-11-18 | Toshiba Corp | Holding circuit for digital maximum and minimum values |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02138618A (ja) * | 1988-11-18 | 1990-05-28 | Matsushita Electric Ind Co Ltd | 演算装置 |
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