JPS63287207A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロコンピュータ等の直列なデータが入力
される半導体集積回路において、入力ラッチを共通化す
ることにより、半導体集積回路の素子数の低減をするも
のである。

〔従来の技術〕

半導体集積回路においては、チャタリング等の入力波形
の乱れの除去のために、入力回路にフリップフロップ回
路が使われてきた。

〔発明が解決しようとする問題点〕

しかし、従来の半導体集積回路はデータ入力等情報が直
列に入力される端子の場合、半導体集積回路の内部にレ
ジスター等の記憶装置が多数つながり、それぞれをフリ
ップフロップ回路として使っていたため回路素子数が増
加してしまうという問題点があった。

そこで本発明はかかる従来の問題点を解決するためのも
ので、その目的とするところは、マスターラッチ回路を
１つとして共通化し、回路素子数を低減するものである
。

〔問題点を解決するだめの手段〕

本発明の半導体集積回路は第１の記憶手段と前記第１の
記憶手段に接続された複数の記憶手段を有することを特
徴とする。

〔実施例〕

以下、本発明について実施例に基づいて詳細に説明する
。

第１図は、本発明の半導体集積回路の回路図である。１
は入力端子、２は入力バッファ回路、３はマスターラッ
チ回路、４はスレーブラッチ回路部であり、３．４のラ
ッチ回路でマスター、スレーブ型フリップフロップ回路
を構成し°Ｃい−る。

第３図は本発明のタイミング図で、１０１に示すごとく
チャタリングを含んだ信号が、入力端子１に入力される
と、クロック信号１０２が「Ｉ４」レベルのときマスタ
ーラッチ３はスルー状態となり１０４に示す波形が出力
される。クロック信号１０３のｒ　ＨＪレベルで、スレ
ーブランチ郡３の内の１つがスルー状態となり、信号１
０５に示すごとくチャクリングが除去され、クロック信
号１０３の立下がりでラッチされ正しいデータが記憶さ
れる。マスターラッチ回路はデータを一時記憶するため
の回路であるため、共通化し都度動作させることにより
、複数のスレーブランチとの間でフリップフロップ回路
を構成することができる。

したがって複数のスレーブランチに対し、１つのマスタ
ーランチで済むため回路素子数の低減が可能である。

〔発明の効果〕

本発明は、第１の記憶手段に複数の記憶手段を接続する
ことにより、回路素子数低減の効果がある。また入力バ
ッファ回路に接続される回路数を減少することができる
ので、入カバソファ回路の負荷容量を低減できえるため
、遅延特性を良くすることができ、高速化がはかられる
。

【図面の簡単な説明】

第１図は本発明による半導体集積回路の回路図であり、
第２図は従来例による半導体集積回路の回路図であり、
第３図は本発明による半導体集積回路のタイミング図で
ある。 １・・・入力端子 ２・・・大力バッファ回路 ３・・・マスターラッチ回路 ４・・・スレーブラッチ回路 以　　上

Claims (1)

【特許請求の範囲】
1. 端子に直列に情報が入力される半導体集積回路において
   、第１の記憶手段と前記第１の記憶手段に接続された複
   数の記憶手段を有することを特徴とする半導体集積回路
   。