JPS63281479A - 半導体受光素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＩｎＰを増倍層、ＩｎＧａＡｓを光吸収層とす
るアバランシェ・フォト・ダイオード（以下ＡＰＤと記
す。）に係り、特に応答速度が速く、周波数特性の良好
な素子層構造を有するＡＰＤに関する。

〔従来の技術〕

ＩｎＰを増倍層、ＩｎＧａＡｓを光吸収層とする、ＡＰ
ＤではＩ　ｎ　Ｐ　／ＩｎＧａＡｓ界面に、両材料のパ
ンドギャップ差に基づく、エネルギー障壁が存在する。

この障壁に、光励起によって生じた正孔が一度蓄積され
た後、再度放出されると、遅れ時間を生じ、応答速度の
劣化２周波数特性の低下をもたらす。従来、この欠点を
改善する方法の一つとしては、エレクトロニクス、レタ
ーズ、　１９８３年７月７日、第１９巻、第１４番、５
３４頁から５３６頁（Ｅｌｅｃｔｒｏｎｉｃｓ　Ｌｅｔ
ｔｅｒｓ　Ｔｈｅ　Ｊｕｌｙ　１９８３１９　。

Ｎα１４．ｐｐ５３４−５３６）に記載されている。

これは、Ｉ　ｎ　Ｐ　／　ＩｎＧａＡｓヘテロ界面に、
エネルギーギャップが両者の中間であるＩｎＧａＡｓＰ
を導入し、Ｉ　ｎ　Ｐ　／　ＩｎＧａＡｓ間／　ＩｎＧ
ａＡｓなる層構造とし、正孔の蓄積効果を低減する方法
である。

他の方法としてはアプライド・フイジイクス・レター、
第４５巻（１９８４年）１１９３頁から１１９５頁（Ａ
ｐｐｌ、Ｐｈｙｓ、Ｌｅｔｔ、　４５　（１９８４）ｐ
ｐ１１９３−１１９５）に記載されている方法がある。

これは、ＩｎＰとＩｎＧａＡｓ間にＩｎＰとＩｎＧ−ａ
Ａｓからなる超格子を導入する方法である。

ＩｎＧａＡｓの層厚は５〜５５人で、Ｉ　ｎ　Ｐ　＋Ｉ
ｎＧａＡｓは６０人の超格子が使用されている。

〔発明が解決しようとする問題点〕

上記、前者の従来技術ではＩｎＧａＡｓＰを利用してい
る。通常、ＩｎＧａＡｓ、ＩｎＧａＡｓＰはＩｎＰと格
子整合をとって、ＩｎＰ基板上に結晶成長される。結晶
成長において、格子整合は、重要な課題であり、二元結
晶系よりも三元結晶系が難しく、三元結晶系よりも四元
結晶系の方がより難しい。

したがって、Ｉ　ｎ　Ｐ　／　ＩｎＧａＡｓ層／　Ｉｎ
ＧａＡｓのダブルヘテロ接合を、格子歪を導入せずに組
成制御するには、高度な制御技術を要する。

上記、後者の従来技術では、５〜５５人のＩｎＰ／Ｉｎ
ＧａＡｓの多層薄膜成長を導入している。数人〜数１０
人の薄膜を再現性良く多層成長して超格子を形成するこ
とも、また、結晶成長技術上の課題となっており、高度
な制御技術を必要とする。

本発明の目的は、ＩｎＧａＡｓＰのような四元混晶系や
、Ｉ　ｎ　Ｐ　／　ＩｎＧａＡｓ超格子を利用しない簡
便な結晶成長法により、Ｉ　ｎ　Ｐ　／　ＩｎＧａＡｓ
ヘテロ界面のエネルギー障壁に由来する正孔蓄積効果を
低減して応答速度９周波数特性を改善することにある。

〔問題点を解決するための手段〕

上記目的は、Ｉ　ｎ　Ｐ　／　ＩｎＧａＡｓヘテロ接合
のキャリア濃度分布を、ｎ−Ｉ　ｎＰ／ｎ−−Ｉ　ｎＰ
／ｎ−ＩｎＧａＡｓ層　ｎ−−ＩｎＧａＡｓとすること
により達成される。

〔作用〕

第１図（１）に本発明のｎ−ＩｎＰ／ｎ−−ＩｎＰ／　
ｎ　−ＩｎＧａＡｓ層　ｎ−−ＩｎＧａＡｓの層構造を
、第１図（２）に本発明の層構造の平衡状態におけるバ
ンド図を、第２図（１）に従来のｎ−ＩｎＰ／ｎ−−Ｉ
ｎＧａＡｓの層構造を、第２図（２）に、第２図（１）
の平衡状態におけるバンド図を示す。

第１図（２）で、Ｅｘはフェルミ準位を、Ｅｖは価電帯
準位を、Ｅｃは伝導帯準位を示す。また、ＨはＩ　ｎ　
Ｐ　／ＩｎＧａＡｓヘテロ接合境界を示し、左側にＩｎ
Ｐを、右側にＩｎＧａＡｓを示している。

ｎ型ＩｎＰでは、次式が成立し、 ＩｎＰ ５．６５　Ｘ　１０１７ 　Ｉｎ　ｐ ・・・・・・　（２） ｎ型ＩｎＧａＡｓでは、次式が成立する。

ＮＩｎａａＡｓ ＮｌｎｆＪａＡｓ ・・・・・・（４） （１）〜（４）で、ＮｔｎｐはＩｎＰのキャリア濃度（
ｃｍ　−８）を、ＮＸｎａａＡｓはＩｎＧａＡｓのキャ
リア濃度（■−８）を示す。したがって、ヘテロ接合界
面の価電子帯障壁ΔＥは１次式で計算される。

・・・・・・（５） ｎ　−Ｉ　ｎ　Ｐ　、　ｎ　−ＩｎＧａＡｓのキャリア
濃度を、ＩＸ　１０１６（ａｍ−８）、　ｎ−−Ｉ　ｎ
　Ｐ、　ｎ−−ＩｎＧａＡｓのキャリア濃度をｌＸｌ０
”（■−８）と仮定すると、（５）式から第２図の従来
構造でのΔＥｎｌが０．６４ｅＶと計算されるのに対し
、第１図の本発明の層構造では、ΔＥ１は０．５１ｅＶ
と計算され、ΔＥが低減できる。

〔実施例〕

以下、本発明の実施例を第３図、第４図を用いて説明す
る。第３図は本発明の素子構造を、第４図は従来構造を
示す。第４図では３のｎ−−ＩｎＰ、４のｎ　−ＩｎＧ
ａＡｓ層が存在しないことが、第３図と異なる。

本発明の実施例は、第３図に示すとおり、まずｎ＋　−
ＩｎＰ基板６上にＭＯＣＶＤ法を用いて、ｎ−−ＩｎＰ
層５．　ｎ−−ＩｎＧａＡｓ層２．ｎ−ＩｎＧａＡｓ層
４．ｎ−−ＩｎＰ層３．ｎ−ＩｎＰ層１を、順次、０．
５，１゜、３，０．２，０．２，３．３μｍずつ成長し
た。各層のキャリア濃度は、Ｓｉ、Ｈ４のドーピングの
有無により約ｌＸ１０１δ、　Ｉ　Ｘ　１０”。

ｌＸ１０１６．ｌＸ１０”、ｌＸｌ０１８山−８とした
。

次に、ガードリングとなるｐ　−Ｉ　ｎ　Ｐ領域８をＣ
ｄ熱拡散で形成し、ｐ＋　−ＩｎＰ領域７をＺｎ拡散に
より形成した。Ｐ÷−ＩｎＰ層厚は約１．５μｍである
拡散マスクにはＳｉＮｘを採用し、これをそのまま無反
射防止膜１０とした。次いでｐ電極９およびｎ電極１１
をＴ　ｉ　／　Ａ　ｕ　、　Ａ　ｕ　／Ｇ　ｅ　／　Ｎ
　ｉで構成した。受光径は約５０μｍである。

この構造の素子のＩ−Ｖ特性を調べたところ、ブレイク
ダウン電圧は９０Ｖ、最大増倍率は約５０であった。そ
して増倍率１０における３ｄＢ低下までの周波数帯域は
約Ｉ　Ｇ　Ｈｚであった。

一方、本発明の素子構造の有効性を検討するために、第
３図に比べ、ｎ−−ＩｎＰ層３／ｎ−ＩｎＧａＡｓ層４
を導入しない第４図に示すような従来構造の素子を前述
と全く同様の方法で作製した。

だたし、ｎ−−Ｉ　ｎＰ５．ｎ−ＩｎＧａＡｓ２．ｎ−
ＩｎＰｌの層厚は、各々、０．５，１．５，３．５　μ
ｍとし、キャリア濃度は各々、ｌＸｌ０”、ＬＸｌ　０
１５、　Ｉ　Ｘ　１０より（１）−８とした。この素子
でのＩ−Ｖ特性を調べたところ、ブレイクダウン電圧。

最大増倍率は、さぎの結果と同程度であったが、増倍率
１０における３ｄＢ低下までの周波数帯域は０．６ＧＨ
ｚ　　と低かった。

すなわちｎ−−Ｉ　ｎ　Ｐ　／　ｎ−ＩｎＧａＡｓ層を
導入することにより周波数帯域が０．６ＧＨｚからＩＧ
Ｈｚへと拡張できることが検証された。

〔発明の効果〕

本発明によれば、ＩｎＧａＡｓＰの四元混晶やＩｎＰ／
ＩｎＧａＡｓ超格子のような難しい結晶制御技術を導入
することなしに、Ｉ　ｎ　Ｐ　／ＩｎＧａＡｓヘテロ界
面のエネルギー障壁に由来する正孔蓄積効果を低減して
、周波数特性を改善できる効果がある。

【図面の簡単な説明】

第１図（１）は本発明の素子層構造の断面図、第１図（
２）は第１図（１）の素子のバンド図、第２図（１）は
従来の素子層構造の断面図、第２図（２）は第２図（２
）の素子のバンド図、第３図は本発明の一実施例の素子
断面図、第４図は従来構造素子の断面図である。 １−　ｎ　−Ｉ　ｎ　Ｐ層、２−・ｎ−−ＩｎＧａＡｓ
層、３−　ｎ　−−Ｉ　ｎ　Ｐ層、４−ｎ　−ＩｎＧａ
Ａｓ層、Ｅ、・・・フェルミ準位、Ｅｃ・・・伝導帯準
位、Ｅｖ・・・価電子帯準位、Ｈ・・・Ｉ　ｎ　Ｐ　／
　ＩｎＧａＡｓ境界。 第　２　図 力３図　　　ｙ４図

Claims (1)

【特許請求の範囲】
1. １、ＩｎＰを増倍層、ＩｎＧａＡｓを光吸収層とする半
   導体受光素子において、ｎ−ＩｎＰ／ｎ＾−−ＩｎＧａ
   Ａｓヘテロ接合界面の価電子帯障壁を緩和する手段とし
   て、ｎ−ＩｎＰ／ｎ＾−−ＩｎＰ／ｎ−ＩｎＧａＡｓ／
   ｎ＾−−ＩｎＧａＡｓなる層構造を有することを特徴と
   する半導体受光素子。