JPS6327880A - 画像処理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野」 本発明は、プリンタの印字部や表示装置の画面に、ビッ
トマツプメモリを介してディジタル化された画像信号を
供給する画像処理回路に関する。

「従来の技術」 例えば、ワードプロセッサにおいては、文書や図面等の
描かれた画像をブラウン管ディスプレイ等の表示装置上
に表示し、オペレータがこれに種々の加工を加えたり組
集を行って、記録装置にプリントアウトさせるという作
業が行われている。

この装置内部の信号処理は文字や図形に対応する符号を
組み合わせたコードデータが使用される。

そして、表示装置や記録装置に対しては、このコードデ
ータを変換して得たイメージデータが送られる。

通常、記録装置の記録用画素数は、表示装置の表示画素
数の数倍以上にもなるため、記録用の信号は表示用の信
号とは別に作成し処理される。例えば、１行分ごとに、
その文字等に対応するコードデータから記録用のイメー
ジデータを形成して記録装置の記録部に送り込む。この
ように、記録すべき画像の一区分ごとに記録用のイメー
ジデータを形成し、繰り返し記録部に送る方式が一般的
であった。

ところが近年、ビットマツプメモリが実用的な価格で製
造販売されるようになり、記録装置の側にビットマツプ
メモリを用意し、ワードプロセッサ等のホスト側からコ
ードデータを受け入れて、記録装置側でイメージデータ
を形成することが可能となった。しかも、このビットマ
ツプメモリを記録画像１ペ一ジ分に対応する大容量のも
のにすれば、全画面を対象にビット単位で種々の複雑な
イメージを形成し編集することが可能となる。

ところがこの場合、実際には多量のコードデータから種
々のイメージデータを形成し、さらにそれに加工を加え
編集等を行う複雑な処理が要求される。また、従来の記
録装置では行うことのできなかった多くの機能を付与す
ることができる一方、その処理の高速性を損なうことは
許されない。

このようなビットマツプメモリを用いた画像処理の個々
の具体的な手法については、まだ十分な開発がなされて
いないのが現状である。

「発明が解決しようとする問題点」 ここで、例えば文字の拡大記録を行う場合を考える。

この場合、記録装置には所定の文字コードとその文字の
拡大倍率を示すコードデータが人力する。

文字コードからその文字のイメージ形成のための文字バ
タンを得るにはフォントメモリが使用される。フォント
メモリには、例えば記録に必要なすべての拡大あるいは
縮小倍率の文字バタンを格納しておき、それを選択して
使用することが考えられる。ところが、利用者の要求が
多様化してくると、−文字についてより多種の文字バタ
ンの格納が必要となり、メモリ容量が過大になる欠点が
ある。

一方、一種の文字バタンからマイクロプロセッサを用い
たソフトウェアによる処理で多種の文字バタンを作成す
ることも可能である。しかし、ソフトウェアによる処理
は演算に長時間を要し、記録速度の低下を招く欠点があ
る。

本発明は以上の点に着目してなされたもので、文字バタ
ンの拡大縮小を、少ないハードウェアで高速に行うこと
のできる画像処理回路を提供することを目的とするもの
である。

「問題点を解決するための手段」 本発明の画像処理回路は、入力ビット列を保持する入力
端保持回路と、選択可能な倍率に対応する数の入力端子
と１個の出力端子とを有し倍率選択信号によりその倍率
に対応した入力端子を選択してそこに入力するビットの
みを出力端子に出力する複数の選択素子からなる選択回
路と、この選択回路の出力するビット列を受け入れてそ
のビット列を保持する出力側保持回路と、上記入力端保
持回路の出力端子に接続され、上記倍率に応じた出力ビ
ット列がそのまま得られるように２以上の出力ラインを
樹枝状に接続し、これらの出力ラインをその倍率に対応
した上記選択素子の各入力端子にそれぞれ接続するネッ
トワークとを有することを特徴とするものである。

「作用」 以上の装置によれば、倍率選択信号によって人力ビット
列が、ただちに所定の倍率に拡大あるいは縮小されて出
力側保持回路に出力される。この回路は比較的簡単でし
かも高速処理が可能である。

また、このとき、入力ビット列として供給される文字バ
タンは１種でよく、多くのメモリを必要としない。

「実施例」 （装置の概略構成） 以下、本発明をレーザビームプリンタに応用した場合を
例にとり、詳細な説明を行う。

第２図は、そのレーザビームプリンタの概要を示すブロ
ック図である。

この装置は、画像供給装置２１と、記録部２２と、これ
らを駆動する電源２３と、オペレータが記録動作の指示
を入力するパネル２４とから構成されている。

画像供給装置２１には、ホストコンピュータ等から所定
の画像を記録するための信号を受け入れるホストインタ
ーフェイス（Ｉ／Ｆ）接続端子２６と、ローカルエリア
ネットワーク等との接続を行うＬＡＮ接続端子２７とが
設けられている。

記録部２２は、記録用紙２９上に画像信号に対応した画
像の記録を行う装置で、画像供給装置２１から画像信号
３１と動作指令３４とを受け入れる一方、記録動作のた
めの同期パルス３２と状態信号３３とを、画像供給装置
２１に向けて出力するよう構成されている。

第３図は、第２図の記録部２２の要部斜視図を示したも
のである。

ここで、レーザ発振器５１から発射されたレーザビーム
５２は、偏光子５３とレーデビーム変調器５４と偏光子
５５を通過した後、ポリゴンミラー５６で反射してレン
ズ５７を経て感光ドラム５８の外周面に達する。第２図
の画像供給装置２１からの画像信号３１（ピットストリ
ーム）は、端子６１からレーザビーム変調器５４に人力
し、例えば電気光学効果により変調器５４中を通過する
レーザビームの偏波面を画像信号に応じて回転させる。

この、いわゆる電気的シャッター作用により、白黒２値
の画像信号がレーザビームの光学的オン・オフ信号に変
換されて感光ドラム５８の外周面に照射される。ポリゴ
ンミラー５６はモータ６２により一定速度で回転してお
り、このレーデビーム５２を反、射させた後、矢印６３
の方向（この方向を主走査方向という）に走査させる。

すなわち、１ライン分の画像信号が光学的ビット列に変
換されて感光ドラム５８の回転軸６４と平行する方向に
照射される間、感光ドラム５８が矢印６５の方向（この
方向を副走査方向という）に回転する。

こうして、記録すべき画像に対応する静電潜像が感光ド
ラム５８の外周面に形成される。

この静電潜像は、感光ドラム５８の矢印６５の方向の回
転につれて現像器６６を通過する。ここで、トナーがそ
の静電潜像に応じて付着する。図示しない記録紙搬送機
構によって記録用紙２９が矢印６８方向に送られてくる
と、転写機６９の作用によって感光ドラム５８の外周に
付着したトナーが記録用紙２９に転写される。記録用紙
２９は、さ÷に矢印６８の方向に送られて定着などの処
理をされ記録物が得られる。

なお、レーザビーム５２は、矢印６３の方向に感光ドラ
ム５８の両端を越える幅で走査されている。そこで、走
査開始センサ７１と走査終了センサ７２のレーザビーム
通過を検出する検出パルスによって、画像信号３１の転
送タイミングが図られる。

第２図の画像供給装置２１の具体的な構成を、第４図に
ブロック図を用いて示した。

この回路は、ＣＰＵバス３６に接続されたマイクロプロ
セッサ（ＣＰＵ）３７と、各種のインターフェイス（Ｉ
／Ｆ）３８〜４０と、メモリ４１〜４４と、制御ブロッ
ク４６〜４９とから構成されている。

インターフェイスには、制御Ｉ／Ｆ３８と、パネルＩ／
Ｆ３９と、記録部１／Ｆ４０とがある。

制御１／Ｆ３８は、図示しないホストコンビ！−夕から
人力するコードデータを、例えばＲ３２３２Ｃ規格で受
信する回路である。また、パネルＩ／Ｆ３９は、オペレ
ータの操作するパネル２４（第２図）から人力する指示
信号３９ａを中継する回路である。そして、記録部１／
Ｆ４０は画像供給装置２１と記録部２２との間で授受が
行われる第２図で説明したような信号を中継する回路で
ある。

メモリには、文字バタンメモリ４１と、ビットマツプメ
モリ４２と、ランダム・アクセス・メモリ（ＲＡＭ）４
３と、プログラムメモリ４４とがある。文字バタンメモ
リ４１は、いわゆるフォントメモリと呼ばれるメモリで
、文字コード４１ａが人力すると、それに対応する文字
バタンや図形バタン４１ｂを出力する回路である。ピッ
トマツプメモリ４２は、記録部２２（第２図）において
記録用紙２９上に記録する画像を、例えば１ペ一ジ分、
ビットマツプ形式で格納する回路である。

ランダム・アクセス・メモリ４３は、マイクロプロセッ
サ３７の動作のための種々のデータや、制御Ｉ／Ｆ３８
から人力されたコードデータを格納する等のために使用
される回路である。また、ブログラムメモリ４４は、マ
イクロプロセッサ３７の動作のためのプログラムを格納
した回路である。

制御ブロックとしては、イメージハンドラ４６、メモリ
コントローラ４７、パラレルアイオーコントローラ（Ｐ
ＩＯ）４８、およびＤＭＡコントローラ（ＤＭＡＣ）４
９がある。イメージハンドラ４６は、ビットマツプメモ
リ４２へ書き込むべきイメージを発生する回路である。

メモリコントローラ４７は、ビットマツプメモリ４２へ
のアクセスタイミングやアドレスを制御する回路である
。

ＰＴ０４８は、図示しない入出力端子より外部から人力
するパラレルデータをＣＰＵバス３６に送り込むアイオ
ー制御をする回路である。ＤＭＡＣ４９は、既知のダイ
レクトメモリアクセスコントロール回路で、データ転送
を制御するための回路である。

なお、ＣＰＵ３７と、ＲΔＭ４３と、プログラムメモリ
４４と、ＰＩＯ４８と、ＤＭＡＣ４９とでコントローラ
部４５を構成し、文字バタンメモリ４１からの文字バタ
ン４１ｂの出力、イメージハンドラ４６における各種の
イメージの発生や加工と、それらのビットマツプメモリ
４２への書き込みを制御する。また、コントローラ部４
５は、ビットマツプメモリ４２から記録画像に対応する
画像信号を記録部Ｉ／Ｆ４０を経て記録部２２（第２図
）に転送するための指令も行う。イメージハンドラ４６
はこの指令を受けて転送処理を行う。

（装置の要部の構成） 第１図に、本発明の画像処理回路の主要部のブロック図
を示した。

この回路は、第４図のイメージハンドラ４６中に組み込
まれている。

この回路は、入力端保持回路２と、ネットワーク３と選
択回路４と、出力側保持回路５とから構成されている。

入力側保持回路２は、第４図の文字バタンメモリ４１か
ら出力された文字バタンを構成する一部のピット列を格
納する、例えば、８個のフリップフロップ２−１〜２−
８から構成される。実用上は、３２ピット程度のピット
列を格納するものが好ましいが、ここでは説明簡略化の
ため、フリツブフロツブ８個のみを図示した。。

選択回路４は、８個の選択素子４−１〜４−８から構成
されている。各選択素子４−１〜４−８は、４つの入力
端子と１つの出力端子を備えている。そして各入力端子
に左から順にＡＳＢ、Ｃ。

Ｄと符号を付けたとき、各選択素子は、倍率選択信号４
ａの内容が１倍のとき入力端子Ａを選択してそこに入力
するビットのみを出力端子に出力する。また倍率選択信
号４ａの内容が２倍のとき、入力端子Ｂ、３倍のとき入
力端子Ｃ，４倍のとき入力端子りを選択するよう動作す
る回路である。

出力側保持回路５も、８個のフリップフロップ５−１〜
５−８から構成され、それぞれ選択回路４の各選択素子
４−１〜４−８の出力するビットを受け入れるよう結線
されている。なお、入力端保持回路２も出力側保持回路
５も、各フリップフロップ２−１〜２−８あるいは５−
１〜５−８は直列に接続され、一方からシリアルにビッ
ト列を受け入れ、また出力されるシフトレジスタを構成
している。

・ネットワーク３は、入力側保持回路２の各フリップフ
ロップの出力端子を、選択回路４の各選択素子４−１〜
４−８の入力端子に所定の順に接続する多数の出力ライ
ン３ａから構成されている。

この出力ラインは、入力端保持回路２に格納されたビッ
ト列について、要求される倍率に応じた出力ビット列が
そのまま得られるように樹枝状に設けられる。

そして、その出力ラインをその倍率に対応した選択素子
４−１〜４−８の各入力端子に接続する。

この接続方法を第５図を用いて、より具体的に説明する
。

第５図には、“１２３４５６７８”というように符号を
付した入力ビット列について、これらを１倍、２倍、３
倍、４倍と４種の倍率に拡大した場合の出力ビット列を
示した。

例えば、２倍の出力ビット列は “１１２２３３４４・・・・・・８８″となるが、それ
ぞれ右端は都合上図示を省略した。

このような出力ビット列を得るために、“ｌ”の入力ビ
ットを格納した入力側保持回路２（第１図）のフリップ
フロップの出力端子は、第１図および第５図のように、
選択素子４−１のＡ−Ｄ端子と、選択素子４−２のＢ−
Ｄ端子と選択素子４−３のＣ，Ｄ端子と選択素子４−４
のＤ端子に合計１０本の樹枝状の出力ラインを用いて接
続される。

第５図を見れば、どの選択素子の入力端子にどのビット
を人力すればよいか一目瞭然であり、このようにすべて
の出力ラインの接続を行ってネットワークを形成する。

（動作） 以上の回路は、次のように動作する。

第１図において、例えば選択素子４−１〜４−８に拡大
倍率２倍という内容の倍率選択信号４ａが入力したもの
とする。

この場合第５図に示すように、各選択素子の入力端子Ｂ
が選択されて、ビット列 “１２３４５６７８”の２倍のビット列“１１２２３３
・・・・・・８８”が出力側保持回路５に出力される。

出力側保持回路５は、これをシリアルにビットマツプメ
モリ４２（第４図）に転送する。

例えば、３２ビットのビット列を入力側保持回路に格納
し、これを２倍にして出力側保持回路５に出力すると、
両保持回路の保持可能なビット数が共に３２ビットとす
れば、人力ビット列の左半分１６ビットだけが拡大され
、残りはオバーフローすることになる。そこで、残りの
半分につい丈は、再度入力端保持回路中で左方向にビッ
ト列をシフトさせて拡大を行う。

３倍拡大については１０ビットずつ、４倍拡大について
は８ビットずつ処理されることになる。

なお、これと直交する方向の文字パタンの拡大は、同様
の処理を行うか、あるいは同一データを繰り返し転送す
ることで達成できる。

実際には例えば、入力側保持回路として、７４８Ｃ５７
４（３ステート８ビットラツチ素子）を４個、選択回路
として、７４８Ｃ１５３（４人力・１出力・２組入りマ
ルチプレクサ）を１６個、出力側保持回路として、７４
８Ｃ１９４（４ヒ゛ツト・パラレルイン・パラレルアウ
ト・シフトレジスタ）１０個を使用して、３２ビットの
ヒ゛フト列拡大用の回路を構成することができた。

この回路を用いて、第６図（゛こ示すように、縦横多種
の拡大倍率の文字パタンを、基本となる１種の文字パタ
ン８から容易に高速に作成することができた。

「変形例」 本発明の画像処理回路は、以上の実施例に限定されない
。

拡大倍率は任意の自由な値を選定してよく、また縮小も
可能である。各保持回路へのヒ゛ット列の入出力方法や
そのビット数と選択回路端子数等は自由に変更してさし
つかえない。

「発明の効果」 以上説明した本発明の画像処理回路によれば、文字パタ
ンを格納するフォントメモリの容量を増大させずに、か
つ高速で多種の文字パタンの作成を行うことができる。

【図面の簡単な説明】

第１図は本発明の画像処理回路の実施例を示すブロック
図、第２図はこれを応用したレーデビームプリンタの概
要を示すブロック図、第３図はその記録部の要部斜視図
、第４図はその画像供給装置の詳細なブロック図、第５
図は本発明の画像処理回路の動作の説明図、第６図はこ
れによって得られた記録画像の例を示す説明図である。 ２・・・・・・入力側保持回路、 ３・・・・・・ネットワーク、 ４・・・・・・選択回路、 ４−１〜４−８・・・・・・選択素子、５・・・・・・
出力側保持回路。

Claims (1)

【特許請求の範囲】
1. 入力ビット列を保持する入力側保持回路と、選択可能な
   倍率に対応する数の入力端子と１個の出力端子とを有し
   倍率選択信号によりその倍率に対応した入力端子を選択
   してそこに入力するビットのみを出力端子に出力する複
   数の選択素子からなる選択回路と、この選択回路の出力
   するビット列を受け入れてそのビット列を保持する出力
   側保持回路と、前記入力側保持回路の出力端子に接続さ
   れ、前記倍率に応じた出力ビット列がそのまま得られる
   ように２以上の出力ラインを樹枝状に接続し、これらの
   出力ラインをその倍率に対応した前記選択素子の各入力
   端子にそれぞれ接続するネットワークとを有することを
   特徴とする画像処理回路。