JPS6327891A - 画像処理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野」 本発明は、プリンタの印字部や表示装置の画面に、ビッ
トマツプメモリを介してディジタル化された画像信号を
供給する画像処理回路に関する。

「従来の技術」 例えば、ワードプロセッサにおいては、文書や図面等の
描かれた画像をブラウン管ディスプレイ等の表示装置上
に表示し、オペレータがこれに種々の加工を加えたり編
集を行って、記録装置にプリントアウトさせるという作
業が行われている。

この装置内部の信号処理は文字や図形に対応する符号を
組み合わせたコードデータが使用される。

そして、表示装置や記録装置に対しては、このコードデ
ータを変換して得たイメージデータが送られる。

通常、記録装置の記録用画素数は、表示装置の表示画素
数の数倍以上にもなるため、記録用の信号は表示用の信
号とは別に作成し処理される。例えば、１行分ごとに、
その文字等に対応するコードデータから記録用のイメー
ジデータを形成して記録装置の記録部に送り込む。この
ように、記録すべき画像の一区分ごとに記録用のイメー
ジデータを形成し、繰り返し記録部に送る方式が一般的
であった。

ところが近年、ビットマツプメモリが実用的な価格で製
造販売されるようになり、記録装置の側にビットマツプ
メモリを用意し、ワードプロセッサ等のホスト側からコ
ードデータを受は入れて、記録装置側でイメージデータ
を形成することが可能となった。しかも、このビットマ
ツプメモリを記録画像１ペ一ジ分に対応する大容量のも
のにすれば、全画面を対象にビット単位で種々の複雑な
イメージを形成し編集することが可能となる。

ところがこの場合、実際には多量のコードデータから種
々のイメージデータを形成し、さらにそれに加工を加え
編集等を行う複雑な処理が要求される。また、従来の記
録装置では行うことのできなかった多くの機能を付与す
ることができる一方、その処理の高速性を損なうことは
許されない。

このようなビットマツプメモリを用いた画像処理の個々
の具体的な手法については、まだ十分な開発がなされて
いないのが現状である。

「発明が解決しようとする問題点」 ここで、ビットマツプメモリの所定位置に一定の文字パ
タンを書き込む場合を考える。

文字パタンは、例えば３２Ｘ３２ビツトのマトリクス状
のディジタル信号から構成されるものとする。これを、
通常、例えばＸ方向に４分割し、Ｙ方向に３２分割して
、単位データすなわち１バイト分（８ビツト）ずつ、合
計１２８回に分けてビットマツプメモリに向けて転送す
る。

ビットマツプメモリが例えば ３０７２Ｘ３０７２ビツト構成のメモリである場合、例
えばＸ方向に１バイトずつ３８４分割して、左から右へ
、上から下へ順にアドレスを付し、演算によって得られ
たアドレスに上記文字パタンの単位データを順に書き込
んでいく。

この書き込みアドレスの選定と演算には比較的複雑な処
理が要求され、マイクロプロセッサによるソフトウェア
上の処理が適当と考えられる。ところが、ソフトウェア
による処理は、高速化が困難になる欠点がある。

一方、ハードウェアを主体とした書き込みアドレスの作
成も可能である。

この場合、処理の高速化は可能であるが比較的回路が複
雑となり高置になってしまう欠点がある。

本発明は以上の点に着目してなされたもので、部分的な
ハードウェア化により処理の高速化を図り、かつ回路の
簡素化を図った画像処理回路を提供することを目的とす
るものである。

「問題点を解決するための手段」 本発明の画像処理回路は、ビットマツプメモリに画像信
号を供給して記録画像に対応するイメージを形成するも
のにおいて、所定の文字パタンをＸ方向およびＹ方向に
区分した単位データの集合とし、その単位データごとに
順にこれをビットマツプメモリの所定位置に書き込むた
めの書き込みアドレスを得るものであって、上記単位デ
ータのビットマツプメモリ上での先頭書き込みアドレス
を保持するアドレス保持回路と、この先頭書き込みアド
レスに所定の加算値を加算して書き込みアドレスを出力
する加算器と、文字パタンを書き込むページのページ幅
Ｍを保持するページ幅保持回路と、Ｘ方向に転送を進め
る場合に上記加算器に加算器＋１を出力し、Ｙ方向に書
き込みアドレスを移す場合に上記加算器に加算値十Ｍを
出力する加算値選択回路とを有することを特徴とするも
のである。

「作用」 °以上の回路を用いれば、先頭書き込みアドレスやペー
ジ幅、文字パタンの構成等のパラメータをあらかじめソ
フトウェアによって準備し所定の保持回路に格納すれば
、その後の書き込みアドレスはハードウェアによって自
動的に作成することができる。

すなわち、先頭書き込みアドレスを順にカウントアツプ
していけばＸ方向の書き込みを進めることができ、次の
行の書き込みを行う場合には、右端の書き込みアドレス
にそのページ幅を加算して、文字パタンの左端の書き込
みアドレスを得ることができる。この作業を、文字パタ
ンを構成するすべての単位データの転送が終了するまで
行えば書き込みが終了する。

「実施例」 （装置の概略構成） 以下、本発明をレーザビームプリンタに応用した場合を
例にとり、詳細な説明を行う。

第２図は、そのレーザビームプリンタの概要を示すブロ
ック図である。

この装置は、画像供給装置２１と、記録部２２と、これ
らを駆動する電源２３と、オペレータが記録動作の指示
を人力するパネル２４とから構成されている。

画像供給装置２１には、ホストコンピュータ等から所定
の画像を記録するための信号を受は入れるホストインタ
ーフェイス（Ｉ／Ｆ）接続端子２６と、ローカルエリア
ネットワーク等との接続を行うＬＡＮ接続端子２７とが
設けられている。

記録部２２は、記録用紙２９上に画像信号に対応した画
像の記録を行う装置で、画像供給装置２１から画像信号
３１と動作指令３４とを受は入れる一方、記録動作のた
めの同期パルス３２と状態信号３３とを、画像供給装置
２１に向けて出力するよう構成されている。

第３図は、第２図の記録部２２の要部斜視図を示したも
のである。

ここで、レーザ発振器５１から発射されたレーザビーム
５２は、偏光子５３とレーザビーム変調器５４と偏光子
５５を通過した後、ポリゴンミラー５６で反射してレン
ズ５７を経て感光ドラム５８の外周面に達する。第２図
の画像供給装置２１からの画像信号３１（ピットストリ
ーム）は、端子６１からレーザビーム変調器５４に人力
し、例えば電気光学効果により変調器５４中を通過する
レーザビームの偏波面を画像信号に応じて回転させる。

この、いわゆる電気的シャッター作用により、白黒２値
の画像信号がレーザビームの光学的オン・オフ信号に変
換されて感光ドラム５８の外周面に照射される。ポリゴ
ンミラー５６はモータ６２により一定速度で回転してお
り、このレーザビーム５２を反射させた後、矢印６３の
方向（この方向を主走査方向という）に走査させる。す
なわち、１９４７分の画像信号が光学的ピット列に変換
されて感光ドラム５８の回転軸６４と平行する方向に照
射される間、感光ドラム５８が矢印６５の方向（この方
向を副走査方向という）に回転する。

こうして、記録すべき画像に対応する静電潜像が感光ド
ラム５８の外周面に形成される。

この静電潜像は、感光ドラム５８の矢印６５の方向の回
転につれて現像器６６を通過する。ここで、トナーがそ
の静電潜像に応じて付着する。図示しない記録紙搬送機
構によって記録用紙２９が矢印６８方向に送られてくる
と、転写機６９０作用によって感光ドラム５８の外周に
付着したトナーが記録用紙２９に転写される。記録用紙
２９は、さらに矢印６８の方向に送られて定着などの処
理をされ記録物が得られる。

なお、レーザビーム５２は、矢印６３の方向に感光ドラ
ム５８の両端を越える幅で走査されている。そこで、走
査開始センサ７１と走査終了センサ７２のレーザビーム
通過を検出する検出パルスによって、画像信号３１の転
送タイミングが図ちれる。

第２図の画像供給装置２１の具体的な構成を、第４図に
ブロック図を用いて示した。

この回路は、ＣＰＵバス３６に接続されたマイクロプロ
セッサ（ＣＰＵ）３７と、各種のインターフェイス（Ｉ
／Ｆ）３８〜４０と、メモリ４１〜４４と、制御ブロッ
ク４６〜４９とから構成されている。

インターフェイスには、制御Ｉ／Ｆ３８と、パネル１．
　／　Ｆ　３９と、記録部Ｉ／Ｆ４０とがある。

制御Ｉ／Ｆ３８は、図示しないホストコンピュータから
人力するコードデータを、例えばＲ３２３２Ｃ規格で受
信する回路である。また、パネルＩ／Ｆ３９は、オペレ
ータの操作するパネル２４（第２図）から人力する指示
信号３９ａを中継する回路である。そして、記録部１／
Ｆ４０は画像供給装置２１と記録部２２との間で授受が
行われる第２図で説明したような信号を中継する回ｙ各
である。

メモリには、文字バタンメモリ４１と、ビットマツプメ
モリ４２と、ランダム・アクセス・メモリ（ＲＡＭ）４
３と、プログラムメモリ４４とがある。文字バタンメモ
リ４１は、いわゆるフォントメモリと呼ばれるメモリで
、文字コード４１ａが入力すると、それに対応する文字
バタンや図形バタン４１ｂを出力する回路である。ビッ
トマツプメモリ４２は、記録部２２（第２、図）におい
て記録用紙２９上に記録する画像を、例えば１ペ一ジ分
、ビットマツプ形式で格納する回路である。

ランダム・アクセス・メモリ４３は、マイクロプロセッ
サ３７の動作のための種々のデータや、制′＠Ｉ／Ｆ３
８から入力されたコードデータを格納する等のために使
用される回路である。また、プログラムメモリ４４は、
マイクロプロセッサ３７の動作のためのプログラムを格
納した回路である。

制御ブロックとしては、イメージハンドラ４６、メモリ
コントローラ４７、パラレルアイオーコントローラ（Ｐ
Ｉ○）４８、およびＤＭＡコントローラ（ＤＭＡＣ）４
９がある。イメージハンドラ４６は、ビットマツプメモ
リ４２へ書き込むべきイメージを発生する回路である。

メモリコントローラ４７は、ビットマツプメモリ４２へ
のアクセスタイミングやアドレスを制御する回路である
。

ＰＩ０４８は、図示しない入出力端子より外部から入力
するパラレルデータをＣＰＬＩバス３６に送り込むアイ
オー制御をする回路である。ＤＭＡＣ４９は、既知のダ
イレクトメモリアクセスコントロール回路で、データ転
送を制御するための回路である。

なお、ＣＰＵ３７と、ＲＡＭ４３と、プログラムメモリ
４４と、ＰＩ０４８と、ＤＭＡＣ４９とでコントローラ
部４５を構成し、文字バタンメモリ４１からの文字バタ
ン４１ｂの出力、イメージハンドラ４６における各種の
イメージの発生や加工と、それらのビットマツプメモリ
４２への書き込みを制御する。また、コントローラ部４
５は、ビットマツプメモリ４２から記録画像に対応する
・画像信号を記録部Ｉ／Ｆ４０を経て記録部２２（第２
図）に転送するための指令も行う。イメージハンドラ４
６はこの指令を受けて転送処理を行う。

（書き込みアドレスの作成） 第１図は本発明の画像処理回路の要部の実施例を示すブ
ロック図である。

この回路は、第４図のメモリコントローラ４７中に含ま
れる回路である。これは、レジスタ付セレクタ２と、セ
レクタ３と、加算器４と、ページ幅レジスタ５と、加算
値選択回路６と、バッファ７とから構成されている。

レジスタ付セレクタ２は一一方の入力端子から人力する
先頭書き込みアドレス２ｂを保持し、また他方の入力端
子から入力する加算器４の出力信号２ａを保持して、両
者のうちの一方をセレクタ３に向けて出力する回路であ
る。この出力の選択は選択信号２Ｃにより制御される。

セレクタ３は、このレジスタ付セレクタ２の出力信号３
ｂと、バッファ７からの出力信号３ａとを受は入れて、
いずれか一方を出力する回路である。その出力の選択は
選択信号３Ｃにより行われる。

加算器４は、セレクタ３の出力信号４ａと加算値選択回
路６の出力信号４ｂとを受は入れて両者を加算して出力
する回路である。その加算動作は制御信号４Ｃによって
制御される。レジスタ５は、ページ幅Ｍを保持する保持
回路である。加算値選択回路６は、この実施例では、定
数人力６ｂ（その内容は＋１）とページ幅（その内容は
十Ｍ）とを受は入れ、そのいずれか一方を加算器４に向
けて出力する回路である。その出力の選択は選択信号６
Ｃにより制御される。

実際に、上記レジスタ付セレクタ２には７４８Ｃ２９８
を５個、 セレクタ３には７４８Ｃ１５７を５個、レジスタ５には
７４ＨＣ５７４を１個、加算値選択回路６には７４ＨＣ
Ｔ５４１を５個、加算器４には７４ＨＣ２８３を５個、
バッファ７には７４８Ｃ５７４を３個使用して構成した
。

（回路の動作） 以上の回路は次のように動作する。第５図はその動作の
説明図である。

まず、ホストコンピュータ等からこの記録装置にコード
データが人力すると、ＣＰＵ３？　（第４図）がその内
容を解析して、イメージ形成に適する中間コードを作成
する。これはＲＡＭ４３（第４図）に格納される。

この中間データは、例えば文字バタンメモリ４１のフォ
ントアドレス、ビットマツプメモリ４２への先頭書き込
みアドレス、その文字バタンの縦サイズ、横サイズ等の
パラメータから構成される。

このうち、７オントアドレスと先頭書き込みアドレスと
文字パタンの縦サイズ、横サイズに相当するデータがイ
メージハンドラ４６（第４図）に送られる。また、先頭
書き込みアドレスと文字パタンの縦サイズ、横サイズお
よび、その文字バタ。

ンを書き込むページの幅Ｍに相当するデータがメモリコ
ントローラ４７に送られ、る。

次に、イメージハンドラ４６は、文字バタンメモリ４１
のフォントアドレスをポインティングし、文字バタンの
サイズに合わせてチップをセレクトし、１バイトずつデ
ータの読み出しを行う。

例えば、第５図のような文字“Ａ”の文字バタン９は、
幅３バイトで３２行、すなわち３×１０個の単位データ
を集合した構成となっている。これをこの実施例では上
の左端から順に■、■、■、■・・・・・・というよう
に読み出す。そして、このデータはビットマツプメモリ
４２（第４図）のデータ入力端子に送られる。

このような文字バタンの読み出しは、既知の方法により
カウンタ等を用いて容易に行うことができる。すなわち
、文字バタンの読み出しは上記中間コードの受は入れ以
降、自動的にハードウェアにより進められる。

一方、メモリコントローラでは第１図の回路において、
先頭書き込みアドレス２ｂがレジスタ付セレクタ２に格
納され、ページ幅（十Ｍ）がレジスタ５に格納される。

また、文字バタンのサイズ等は図示しない他のレジスタ
に格納され、次に説明するタイミングで各選択信号２Ｃ
１３ＣＮ６ＣＮあるいは制御信号４Ｃを得るために使用
される。なお、ビットマツプメモリ４２において形成さ
れるイメージのアドレスは、第５図に示すように、ペー
ジの左上端を０とし右上端をＭ−１，２段目はＭからと
いうように設定され、ここに書き込まれる文字パタン９
の先頭書き込みアドレスがＸに選定されているものとす
る。

さて、まず第１番目の１バイトのデータについては、先
頭書き込みアドレス２ｂが、セレクタ３、加算器４をそ
のまま通過してバッファ７に格納されることによってそ
のアドレスが得られる。このとき、レジスタ付セレクタ
２とセレクタ３の選択信号２ｃ、３ｃは、先頭書き込み
アドレスをそのまま通過させる内容とされ、加算器はこ
れに加算処理をせず入力信号をそのまま出力するような
制御信号４ｃが加えられる。

次のタイミングでセレクタ３は、ハ゛ツファ７の出力信
号３ａを選択して出力するように動作が切り換えられる
。また、加算値選択回路６は、定数＋１を出力するよう
選択を制御される。そして、加算器４が加算動作を開始
する。

これによって、加算器４からは、先頭書き込みアドレス
Ｘに１を加算した（Ｘ＋１）の値が出力される。バッフ
ァ７にこの値が格納されて、この書き込みアドレスに基
づき２バイト目のデータの書き込みが行われる。３バイ
ト目についても同様である。

次の４バイト目については、第５図のように文字バタン
９０１段下の左端にある■のデータを書き込むことにな
る。このとき、レジスタ付セレクタ２は再び先頭書き込
みアドレスを出力し、これがセレクタ３を通じて加算器
４に入力する。

また、加算値選択回路６は、ページ幅十Ｍを加算器４へ
向けて出力し、加算器４から（Ｘ’−Ｍ）の値が出力さ
れる。これがバッファ７に格納されて次の書き込みアド
レスとなる。さらに、この慣（Ｘ＋Ｍ）は、加算器４か
らレジスタ付セレクタ２に送られてそこに保持される。

その後セレクタ３は、バブファ７内のデータ（Ｘ＋Ｍ）
を加算器４に送り、加算値選択回路６は再び定数＋１を
加算器４に送る。加算器４は、これ１こよって（Ｘ＋Ｍ
＋１　）、（Ｘ＋Ｍ十２）の書き込みアドレスを順に出
力する。そして今度は、レジスタ付セレクタ２が先に保
持した（Ｘ＋Ｍ）の値をセレクタ３を通じて加算器４に
送り、再びＭを加算してｘ＋２Ｍの書き込みアドレスを
得る。

以下、同様にして自動的に書き込みアドレスを作成し、
文字パタンの書き込みを完了する。このとき、文字パタ
ンの読み出しもその書き込みアドレスの作成も、始めの
条件設定以降はすべてハードウェアにより行われる。

「変形例」 本発明の画像処理回路は以上の実施例に限定されない。

各セレクタや加算器の動作の制御をＣＰＵ３７が直接行
うようにしても、十分に処理の高速化を図ることができ
る。

また、文字パタンの読み出し方向やビットマツプメモリ
への書き込み方向は、第５図の横方向でなく縦方向に行
うようにしてもさしつかえない。

「発明の効果」 以上説明した本発明の画像処理回路によれば、ソフトウ
ェアにより先頭書き込みアドレスやページ幅等のセツテ
ィングを行った後は、文字パタンの読み出しと書き込み
アドレスの出力を簡単なハードウェアによって自動的に
、かつ高速に実行することができる。

【図面の簡単な説明】 第１図は本発明の画像処理回路の実施例を示すブロック
図、第２図はこれを応用したレーザビームプリンタの概
要を示すブロック図、第３図はその記録部の要部斜視図
、第４図はその画像供給装置の詳細なブロック図、第５
図は本発明の説明図である。 ２・・・・・・先頭書き込みアドレスの保持回路、４・
・・・・・加算器、 ５・・・・・・ページ幅の保持回路、 ６・・・・・・加算値選択回路。 出　　願　　人 富士ゼロックス株式会社 代　　理　　人

Claims (1)

【特許請求の範囲】
1. ビットマップメモリに画像信号を供給して記録画像に対
   応するイメージを形成するものにおいて、所定の文字パ
   タンをＸ方向およびＹ方向に区分した単位データの集合
   とし、その単位データごとに順にこれをビットマップメ
   モリの所定位置に書き込むための書き込みアドレスを得
   るものであって、前記単位データのビットマップメモリ
   上での先頭書き込みアドレスを保持するアドレス保持回
   路と、この先頭書き込みアドレスに所定の加算値を加算
   して書き込みアドレスを出力する加算器と、文字パタン
   を書き込むページのページ幅Ｍを保持するページ幅保持
   回路と、Ｘ方向に転送を進める場合に前記加算器に加算
   値＋１を出力し、Ｙ方向に書き込みアドレスを移す場合
   に前記加算器に加算値＋Ｍを出力する加算値選択回路と
   を有することを特徴とする画像処理回路。