JPS63278325A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63278325A JPS63278325A JP11391887A JP11391887A JPS63278325A JP S63278325 A JPS63278325 A JP S63278325A JP 11391887 A JP11391887 A JP 11391887A JP 11391887 A JP11391887 A JP 11391887A JP S63278325 A JPS63278325 A JP S63278325A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 29
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- 238000005468 ion implantation Methods 0.000 claims abstract description 24
- 238000000034 method Methods 0.000 claims abstract description 15
- 230000004927 fusion Effects 0.000 claims abstract description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 7
- 229910052710 silicon Inorganic materials 0.000 claims description 7
- 239000010703 silicon Substances 0.000 claims description 7
- 239000000758 substrate Substances 0.000 claims description 3
- 230000015556 catabolic process Effects 0.000 abstract 3
- 101100269850 Caenorhabditis elegans mask-1 gene Proteins 0.000 abstract 1
- 230000006378 damage Effects 0.000 description 18
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 9
- 238000009792 diffusion process Methods 0.000 description 5
- 235000012239 silicon dioxide Nutrition 0.000 description 4
- 239000000377 silicon dioxide Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 230000001447 compensatory effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
通常のイオン注入法の１回の注入で蓄積しうるエネルギ
ーが当該半導体にチャージアップ破壊をもたらさない程
度以下となるようにレジストマスクを分割し、この分割
されたレジストマスクを使用してイオン注入をなす工程
を有する半導体装置の製造方法である。
ーが当該半導体にチャージアップ破壊をもたらさない程
度以下となるようにレジストマスクを分割し、この分割
されたレジストマスクを使用してイオン注入をなす工程
を有する半導体装置の製造方法である。
本発明は半導体装置の製造方法の改良に関する。特に、
レジストマスクを使用してイオン注入をなす工程におい
て、半導体ウェーハが破損することを防止する改良に関
する。
レジストマスクを使用してイオン注入をなす工程におい
て、半導体ウェーハが破損することを防止する改良に関
する。
イオン注入法は、半導体装置の製造方法において必須な
工程の一つである。コンタクト窓への補償拡散等一部領
域のみにイオン注入をなす場合は、イオン注入が求めら
れる領域のみに開口を有するマスクを使用することが簡
易であり、そのマスクとしてはレジストマスクを使用す
ることが現実的である。
工程の一つである。コンタクト窓への補償拡散等一部領
域のみにイオン注入をなす場合は、イオン注入が求めら
れる領域のみに開口を有するマスクを使用することが簡
易であり、そのマスクとしてはレジストマスクを使用す
ることが現実的である。
たＣ、レジストマスクは絶縁物であり、一方、イオンは
荷電体であるから、イオン注入期間中に、電荷がレジス
トマスクに蓄積するいわゆるチャージアップ現象が避は
難い、しかも、上記せるコンタクト窓への補償拡散等一
部領域のみにイオン注入をなす場合は、半導体ウェーへ
面の大部分の曽域はレジストマスクをもってカバーされ
ており、極めて微小な領域上のみに半導体面が霧出して
いる結果となるので、レジストマスク上に蓄積した全電
荷が上記の極めて微小な領域に露出する半導体面に向っ
て流入することになるので、いわゆるチャージアップ破
壊が発生しやすい欠点がある。このいわゆるチャージア
ップ破壊は、イオン注入工程中に、第２図に示すように
、直径が約５１Ｌｓ程度の半球状凹部４が半導体２上に
形成される現象であり、製造中の半導体装置は不良品と
なる重大な欠点である。なお１図において、３は二酸化
シリコン膜であり、１はレジストマスクである。
荷電体であるから、イオン注入期間中に、電荷がレジス
トマスクに蓄積するいわゆるチャージアップ現象が避は
難い、しかも、上記せるコンタクト窓への補償拡散等一
部領域のみにイオン注入をなす場合は、半導体ウェーへ
面の大部分の曽域はレジストマスクをもってカバーされ
ており、極めて微小な領域上のみに半導体面が霧出して
いる結果となるので、レジストマスク上に蓄積した全電
荷が上記の極めて微小な領域に露出する半導体面に向っ
て流入することになるので、いわゆるチャージアップ破
壊が発生しやすい欠点がある。このいわゆるチャージア
ップ破壊は、イオン注入工程中に、第２図に示すように
、直径が約５１Ｌｓ程度の半球状凹部４が半導体２上に
形成される現象であり、製造中の半導体装置は不良品と
なる重大な欠点である。なお１図において、３は二酸化
シリコン膜であり、１はレジストマスクである。
本発明の目的は、この欠点を解消することにあり、レジ
ストマスクを使用してイオン注入をなす工程を有する半
導体装置の如造方法において。
ストマスクを使用してイオン注入をなす工程を有する半
導体装置の如造方法において。
いわゆるチャージアップ破壊の発生を防止する改良を提
供することにある。
供することにある。
上記の目的を達成するために本発明が採った手段は、レ
ジストマスクを使用してイオン注入をなす工程を有する
半導体装置の製造方法において、レジストマスクの面積
を、下式をもって与えられる値Ｓｃ■２より小さくする
ことにある。
ジストマスクを使用してイオン注入をなす工程を有する
半導体装置の製造方法において、レジストマスクの面積
を、下式をもって与えられる値Ｓｃ■２より小さくする
ことにある。
Ｓ ＝ ２Ｌ８３πＸ １Ｇ−１２Ｘ Ａ Ｘ ＨＸ
ＣＸ ｑ −２但し、 Ａは単位体積（１ｃｍ’）当り原子数であり、Ｈは原子
当り融解熱（ｊｏｕｌ）であり、Ｃはイオン注入される
半導体面上に存在する静電容量（Ｆ ／ ｃ腸２）であ
り、 ｑは１回のイオン注入をもってレジストマスクに与えら
れる電荷の電荷密度（ｃｏｕｌ／ｃ■２・５ｃａｎ）で
ある。
ＣＸ ｑ −２但し、 Ａは単位体積（１ｃｍ’）当り原子数であり、Ｈは原子
当り融解熱（ｊｏｕｌ）であり、Ｃはイオン注入される
半導体面上に存在する静電容量（Ｆ ／ ｃ腸２）であ
り、 ｑは１回のイオン注入をもってレジストマスクに与えら
れる電荷の電荷密度（ｃｏｕｌ／ｃ■２・５ｃａｎ）で
ある。
次に、シリコンの原子当たりの融解熱Ｈとして、８．４
４Ｘ １Ｏ−２０ｊｏｕｌを代入し、原子密度Ａとして
、５ Ｘ １０２２ｃｍ−３を代入すると、上記の最大
面積５ｌｔ２．？８ＸｌＯＸＣＸｑ−２ａｍ２とＩＸ６
から、半導体装置がシリコンの場合は、レジストマスク
の面積を２．７８Ｘ １０ Ｘ ＣＸ ｑ−２ｃｍ２
より小さくすればよい。
４Ｘ １Ｏ−２０ｊｏｕｌを代入し、原子密度Ａとして
、５ Ｘ １０２２ｃｍ−３を代入すると、上記の最大
面積５ｌｔ２．？８ＸｌＯＸＣＸｑ−２ａｍ２とＩＸ６
から、半導体装置がシリコンの場合は、レジストマスク
の面積を２．７８Ｘ １０ Ｘ ＣＸ ｑ−２ｃｍ２
より小さくすればよい。
さらに、電荷密度として、２．３８Ｘ １０−’クーロ
ンＣ■−２・スキャン−１を代入し、介在層として、比
誘電率が約３であり厚さが０．８１Ｌｍのレジストマス
クと厚さが０．５終騰の二酸化シリコン′膜との二重層
を前提として計算した静電容量２．２４Ｘ １０−８フ
ァラッドｃｍ−２を代入すると、上記の最大面８ＩＳは
、１、ＩＸ １×１０４平方マイクロメートルとなるか
ら、こ゛の場合、前記レジストマスクの面積は、 ｔ、
ｔｘ ｔｏ’平方マイクロメートルより小さくすればよ
い。
ンＣ■−２・スキャン−１を代入し、介在層として、比
誘電率が約３であり厚さが０．８１Ｌｍのレジストマス
クと厚さが０．５終騰の二酸化シリコン′膜との二重層
を前提として計算した静電容量２．２４Ｘ １０−８フ
ァラッドｃｍ−２を代入すると、上記の最大面８ＩＳは
、１、ＩＸ １×１０４平方マイクロメートルとなるか
ら、こ゛の場合、前記レジストマスクの面積は、 ｔ、
ｔｘ ｔｏ’平方マイクロメートルより小さくすればよ
い。
レジストマスクを使用してイオン注入をなす工程を有す
る半導体装置の製造方法において、いわゆるチャージア
ップ破壊が発生しやすい理由の主なものは、次の三つで
あると考えられる。
る半導体装置の製造方法において、いわゆるチャージア
ップ破壊が発生しやすい理由の主なものは、次の三つで
あると考えられる。
イ、レジストマスクの厚さは通常０．８終１程度でかな
り厚く、一方、チャージアップエネルギーは、このレジ
ストマスクを含む介在層（レジストマスクともし絶縁膜
等があればその絶縁膜との二重層）の厚さに比例するか
ら、チャージアップエネルギーがかなり大きい。
り厚く、一方、チャージアップエネルギーは、このレジ
ストマスクを含む介在層（レジストマスクともし絶縁膜
等があればその絶縁膜との二重層）の厚さに比例するか
ら、チャージアップエネルギーがかなり大きい。
なお、単位面積当たりのチャージアップエネルギーは、
但し、
ｑは１回のイオン注入をもって与えられる電荷密度（ク
ーロン／Ｃ■２・５ｃａｎ）であり、ｔはレジストマス
クを含む介在層（レジストマスクともし絶縁膜等があれ
ばその絶縁膜との二重層）の厚さであり、 εはレジストマスクを含む介在層（レジストマスクとも
し絶縁膜等があればその絶縁膜との二重層）の誘電率で
あり。
ーロン／Ｃ■２・５ｃａｎ）であり、ｔはレジストマス
クを含む介在層（レジストマスクともし絶縁膜等があれ
ばその絶縁膜との二重層）の厚さであり、 εはレジストマスクを含む介在層（レジストマスクとも
し絶縁膜等があればその絶縁膜との二重層）の誘電率で
あり。
Ｃはレジストマスクを含む介在層（レジストマスクとも
し絶縁膜等があればその絶縁膜との二重層）の両面の間
に存在する単位面積当たりの静電容量である。
し絶縁膜等があればその絶縁膜との二重層）の両面の間
に存在する単位面積当たりの静電容量である。
口、レジストマスクは、イオンビーム照射を受けるとそ
の表面が炭化されて導電性を増し、チャージアップした
電荷がその上を流れやすい。
の表面が炭化されて導電性を増し、チャージアップした
電荷がその上を流れやすい。
ハ、上記せるとおり、コンタクト窓への補償拡散等一部
領域のみにイオン注入をなす場合は、半導体ウェーハ面
の大部分の領域はレジストマスクをもってカバーされて
おり、極めて微小な領域のみに半導体面が露出している
結果となるので、レジストマスク上に蓄積した全電荷が
上記の極めて微小な領域に露出する半導体に向って流入
することになり、この領域においては、かなり大きな電
流密度となりチャージアップ破壊が発生する。
領域のみにイオン注入をなす場合は、半導体ウェーハ面
の大部分の領域はレジストマスクをもってカバーされて
おり、極めて微小な領域のみに半導体面が露出している
結果となるので、レジストマスク上に蓄積した全電荷が
上記の極めて微小な領域に露出する半導体に向って流入
することになり、この領域においては、かなり大きな電
流密度となりチャージアップ破壊が発生する。
これら三つの原因のうち、後二者に対しては、これを防
止する手法はないが、露出領域のそれぞれに流れ込むチ
ャージアップ電流すなわちチャージアップエネルギーを
小さくすれば、チャージアップ電流そのものが露出領域
に流入することを避けることはできないが、チャージア
ップ破壊の発生は防止しうるとの発想にもとづき、レジ
ストマスクを分割し、分割された各単位面積を通常のイ
オン注入法の１回の注入で蓄積しうるエネルギーが当該
半導体にチャージアップ破壊をもたらさない程度以下と
なるようにすればよいとの着想を具体化して完成したも
のであり、下記の計算にもとづく。
止する手法はないが、露出領域のそれぞれに流れ込むチ
ャージアップ電流すなわちチャージアップエネルギーを
小さくすれば、チャージアップ電流そのものが露出領域
に流入することを避けることはできないが、チャージア
ップ破壊の発生は防止しうるとの発想にもとづき、レジ
ストマスクを分割し、分割された各単位面積を通常のイ
オン注入法の１回の注入で蓄積しうるエネルギーが当該
半導体にチャージアップ破壊をもたらさない程度以下と
なるようにすればよいとの着想を具体化して完成したも
のであり、下記の計算にもとづく。
イ、チャージアップ破壊の結果形成される凹部の大きさ
は、直径５ル肩程度の半球状である。よって、チャージ
アップ破壊が発生するためには。
は、直径５ル肩程度の半球状である。よって、チャージ
アップ破壊が発生するためには。
１個のチャージアップ電流の流入領域に対し、この体積
の半導体を融解するに要する熱エネルギーが必要である
。
の半導体を融解するに要する熱エネルギーが必要である
。
口、このチャージアップ破壊発生のため必要な熱エネル
ギーは、 Ｅ１＝（直径５ＪＬ麿の体積）Ｘ（単位体積当り原子数
）Ｘ（原子当り融解熱） である。
ギーは、 Ｅ１＝（直径５ＪＬ麿の体積）Ｘ（単位体積当り原子数
）Ｘ（原子当り融解熱） である。
ハ、このチャージアップ破壊発生のため必要な熱エネル
ギーは、シリコンの場合、その原子当り融解熱は８．４
４Ｘ １Ｇ−２０ｊｏｕｌであり、原子密度は、５ Ｘ
１０２２ｃｍ−３テアルカラ１．３８Ｘ １０−７シ
、−）Ｌｔテする。
ギーは、シリコンの場合、その原子当り融解熱は８．４
４Ｘ １Ｇ−２０ｊｏｕｌであり、原子密度は、５ Ｘ
１０２２ｃｍ−３テアルカラ１．３８Ｘ １０−７シ
、−）Ｌｔテする。
二、一方、特定の面積のレジストマスクにチャージアッ
プする単位面積当たりのエネルギーＥ２は上記のとおり
、下式をもって表される。
プする単位面積当たりのエネルギーＥ２は上記のとおり
、下式をもって表される。
但し、
ｑは１回のイオン注入をもって与えられる電荷密度（ク
ーロン／ｃ１２ ・、。ａｎ） テあり、ｔはレジスト
マスクを含む介在層（レジストマスクともし絶縁膜等が
あればその絶縁膜との二重層）の厚さであり、 εはレジストマスクを含む介在層（レジストマスクとも
し絶縁膜等があればその絶縁膜との二重層）の誘電率で
あり、 Ｃはレジストマスクを含む介在層（レジストマスクとも
し絶縁膜等があればその絶縁膜との二重層）の両面間の
単位面積当たりの静電容量である。
ーロン／ｃ１２ ・、。ａｎ） テあり、ｔはレジスト
マスクを含む介在層（レジストマスクともし絶縁膜等が
あればその絶縁膜との二重層）の厚さであり、 εはレジストマスクを含む介在層（レジストマスクとも
し絶縁膜等があればその絶縁膜との二重層）の誘電率で
あり、 Ｃはレジストマスクを含む介在層（レジストマスクとも
し絶縁膜等があればその絶縁膜との二重層）の両面間の
単位面積当たりの静電容量である。
ホ、チャージアップ破壊が発生しないためには、Ｅ が
Ｅ２の面積倍を超過していなければならない、換言すれ
ば、レジストマスクが、式５式％ を満足する面積に分割されていれば、チャージアップ破
壊は発生しない。
Ｅ２の面積倍を超過していなければならない、換言すれ
ば、レジストマスクが、式５式％ を満足する面積に分割されていれば、チャージアップ破
壊は発生しない。
次に、シリコンの原子当たりの融解熱Ｈとして、８．４
４Ｘ ｌＮ２０ｊｏｕｌを代入し、原子密度Ａとして、
５Ｘ１Ｇｃｍ を代入すると、上記の最大面積Ｓは２
．？８Ｘ １０ Ｘ ＣＸ ｑ−２ｃｍ２となる。
４Ｘ ｌＮ２０ｊｏｕｌを代入し、原子密度Ａとして、
５Ｘ１Ｇｃｍ を代入すると、上記の最大面積Ｓは２
．？８Ｘ １０ Ｘ ＣＸ ｑ−２ｃｍ２となる。
さらに、電荷密度として、２．３８Ｘ １ｏ−６クーロ
ンＣ鳳 ・スキャン−１を代入し、介在層として、比誘
電率が約３であり厚さが０．８終肩のレジストマスクと
厚さが０．５＃Ｌ■の二酸化シリコン膜との二重層より
なる介在層を前提として、静電容量として２，２４Ｘ
１０ ファツッドＣ■−２を代入すると、上記の最大
面ｇｓは、 １．ＩＸ １−平方マイクロメートルとな
る。
ンＣ鳳 ・スキャン−１を代入し、介在層として、比誘
電率が約３であり厚さが０．８終肩のレジストマスクと
厚さが０．５＃Ｌ■の二酸化シリコン膜との二重層より
なる介在層を前提として、静電容量として２，２４Ｘ
１０ ファツッドＣ■−２を代入すると、上記の最大
面ｇｓは、 １．ＩＸ １−平方マイクロメートルとな
る。
以下、図面を参照しつ一１本発明の一実施例に係る半導
体装置の製造方法についてさらに説明する。
体装置の製造方法についてさらに説明する。
第１図参照
厚さ約０．５糾■の二酸化シリコン膜が形成されている
シリコン基板上のコンタクト窓への補償拡散等一部領域
のみにイオン注入をなす場合は、レジスト膜ｌを形成し
た後、これを １．ＩＸ １０’ Ｐ Ｍ’以下の面積
を有する各領域１１．１２、・・・・・・・・・に分割
する。
シリコン基板上のコンタクト窓への補償拡散等一部領域
のみにイオン注入をなす場合は、レジスト膜ｌを形成し
た後、これを １．ＩＸ １０’ Ｐ Ｍ’以下の面積
を有する各領域１１．１２、・・・・・・・・・に分割
する。
このように、分割されたレジストマスクｌを使用してコ
ンタクト窓への補償拡散等一部領域のみにイオン注入を
なすと、上記せるように、分割された各領域１１．１２
、・・・・・・・・・にチャージアップする電荷は、チ
ャージアップ破壊を発生させるには不十分であるから、
チャージアップ破壊は発生しない。
ンタクト窓への補償拡散等一部領域のみにイオン注入を
なすと、上記せるように、分割された各領域１１．１２
、・・・・・・・・・にチャージアップする電荷は、チ
ャージアップ破壊を発生させるには不十分であるから、
チャージアップ破壊は発生しない。
以上説明せるとおり、本発明に係る半導体装置の製造方
法においては、レジストマスクは、その領域にチャージ
アップするエネルギーをもってはチャージアップ破壊が
発生しない面積に分割されているので、チャージアップ
破壊は発生しない。
法においては、レジストマスクは、その領域にチャージ
アップするエネルギーをもってはチャージアップ破壊が
発生しない面積に分割されているので、チャージアップ
破壊は発生しない。
第１図は１本発明の一実施例に係る半導体装置の製造方
法の実施に使用されるレジストマスクの平面図である。 第２図は、チャージアップ破壊を説明する図である。 １・・・レジストマスク、 ２φ・・シリコン基板、 ３・・ｍ＝酸化シリコン膜、 ４・・拳チャージアップ破壊で形成された凹部。 も−ゾアヅフリ及ｊ良 第２図 本発明 第１図
法の実施に使用されるレジストマスクの平面図である。 第２図は、チャージアップ破壊を説明する図である。 １・・・レジストマスク、 ２φ・・シリコン基板、 ３・・ｍ＝酸化シリコン膜、 ４・・拳チャージアップ破壊で形成された凹部。 も−ゾアヅフリ及ｊ良 第２図 本発明 第１図
Claims (1)
- 【特許請求の範囲】 ［１］レジストマスクを使用してイオン注入をなす工程
を有する半導体装置の製造方法において、 前記レジストマスクの面積Ｓ（ｃｍ＾２）は、下式をも
って与えられる値より小さくすることを特徴とする半導
体装置の製造方法。 Ｓ＝２０．８３π×１０＾−＾１＾２×Ａ×Ｈ×Ｃ×ｑ
但し、 Ａは単位体積（１ｃｍ＾３）当り原子数であり、Ｈは原
子当り融解熱（ｊｏｕｌ）であり、 Ｃはイオン注入される半導体面上に存在する静電容量（
Ｆ／ｃｍ＾２）であり、 ｑは１回のイオン注入をもってレジストマスクに与えら
れる電荷の電荷密度（ｃｏｕｌ／ｃｍ・ｓｃａｎ）であ
る。 ［２］前記半導体装置はシリコン基板上に形成されてお
り、前記レジストマスクの面積は２．７６×１０＾−＾
７×Ｃ×ｑ＾−＾２より小さいことを特徴とする特許請
求の範囲第１項記載の半導体装置の製造方法。 ［３］前記面積は１．１×１０＾４平方マイクロメート
ルより小さいことを特徴とする特許請求の範囲第２項記
載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11391887A JPS63278325A (ja) | 1987-05-11 | 1987-05-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11391887A JPS63278325A (ja) | 1987-05-11 | 1987-05-11 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63278325A true JPS63278325A (ja) | 1988-11-16 |
Family
ID=14624449
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11391887A Pending JPS63278325A (ja) | 1987-05-11 | 1987-05-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63278325A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5290709A (en) * | 1991-04-16 | 1994-03-01 | Nec Corporation | Method of manufacturing semiconductor device |
| JPH06333821A (ja) * | 1993-05-21 | 1994-12-02 | Seiko Instr Inc | 半導体装置の製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5489476A (en) * | 1977-12-27 | 1979-07-16 | Fujitsu Ltd | Production of semiconductor device |
-
1987
- 1987-05-11 JP JP11391887A patent/JPS63278325A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5489476A (en) * | 1977-12-27 | 1979-07-16 | Fujitsu Ltd | Production of semiconductor device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5290709A (en) * | 1991-04-16 | 1994-03-01 | Nec Corporation | Method of manufacturing semiconductor device |
| JPH06333821A (ja) * | 1993-05-21 | 1994-12-02 | Seiko Instr Inc | 半導体装置の製造方法 |
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