JPS63274132A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPS63274132A JPS63274132A JP62108922A JP10892287A JPS63274132A JP S63274132 A JPS63274132 A JP S63274132A JP 62108922 A JP62108922 A JP 62108922A JP 10892287 A JP10892287 A JP 10892287A JP S63274132 A JPS63274132 A JP S63274132A
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Landscapes
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
半導体装置およびその製造方法であって、結晶成長を妨
げる複数の非成長領域を、該半導体基板上に形成された
所定のパターンの上に選択的にかつ離散的に形成し、該
非成長領域をマスクとして該半導体基板上に少なくとも
１回結晶成長させることにより、基板上の該パターンの
位置合わせを容易にすると共に、ウェハを破壊すること
なく該ウェハ上の結晶成長層の厚さの分布状態の把握を
可能とし、同時にウェハの実効面積を増大させるもので
ある。
げる複数の非成長領域を、該半導体基板上に形成された
所定のパターンの上に選択的にかつ離散的に形成し、該
非成長領域をマスクとして該半導体基板上に少なくとも
１回結晶成長させることにより、基板上の該パターンの
位置合わせを容易にすると共に、ウェハを破壊すること
なく該ウェハ上の結晶成長層の厚さの分布状態の把握を
可能とし、同時にウェハの実効面積を増大させるもので
ある。
本発明は、半導体装置およびその製造方法に関し、特に
、半導体基板上に複数回の結晶成長を行う場合の位置合
わせ用パターンの形成技術に関する。
、半導体基板上に複数回の結晶成長を行う場合の位置合
わせ用パターンの形成技術に関する。
複数回の結晶成長は化合物半導体装置、特に半導体レー
ザ及び受光素子等の光デバイスにおいて一般的に用いら
れているが、このようなデバイスでは、半導体基板上に
成るパターンを形成し、その上に結晶成長を何度も行な
った後で、該パターンの位置を正確に知る必要がある場
合が多い。このため、このような位置合わせ用のパター
ンの位置確認を有効に行なえることが要望されている。
ザ及び受光素子等の光デバイスにおいて一般的に用いら
れているが、このようなデバイスでは、半導体基板上に
成るパターンを形成し、その上に結晶成長を何度も行な
った後で、該パターンの位置を正確に知る必要がある場
合が多い。このため、このような位置合わせ用のパター
ンの位置確認を有効に行なえることが要望されている。
第５図（ａ）および（ｂ）には従来形の一例としてのパ
ターン位置確認を説明するための半導体装置の主要部の
構成が示され、（ａ）は平面図、（ｂ）は断面図を示す
。第５図の例示はウェハ５０を模式的に示すもので、図
中５１は半導体基板、５２は５ｔ（ｈ、５ｒ３Ｎ４等か
らなる絶縁層、５３は複数回の結晶成長により形成され
たエピタキシャル層を示す。この場合、絶縁層５２は基
板の両端に形成され、位置合わせ用のパターンとして利
用される。
ターン位置確認を説明するための半導体装置の主要部の
構成が示され、（ａ）は平面図、（ｂ）は断面図を示す
。第５図の例示はウェハ５０を模式的に示すもので、図
中５１は半導体基板、５２は５ｔ（ｈ、５ｒ３Ｎ４等か
らなる絶縁層、５３は複数回の結晶成長により形成され
たエピタキシャル層を示す。この場合、絶縁層５２は基
板の両端に形成され、位置合わせ用のパターンとして利
用される。
このように、基板の一部が位置合わせ用パターンとして
占有されているため、その分だけデバイス製作に用いら
れるエピタキシャル層５３の面積が小さくなり、ウェハ
としての実効面積が減少するという不都合が生じる。ま
た、ウェハがプロセスの途中で割れた場合（特にマスク
合わせの時にウニ、ハが割れることが多い）には、当然
この絶縁層５２の部分も欠損するので、後の段階で位置
合わせを行うことができないという問題が生じる。
占有されているため、その分だけデバイス製作に用いら
れるエピタキシャル層５３の面積が小さくなり、ウェハ
としての実効面積が減少するという不都合が生じる。ま
た、ウェハがプロセスの途中で割れた場合（特にマスク
合わせの時にウニ、ハが割れることが多い）には、当然
この絶縁層５２の部分も欠損するので、後の段階で位置
合わせを行うことができないという問題が生じる。
さらに、エピタキシャル層を液相成長（ＬＰＥ）法によ
り形成した場合にはウェハ周辺部における成長速度が早
いので、同図（ｂ）に破線Ｂで示されるように、エピタ
キシャル層５３の端部は厚く形成される。通常、この厚
く形成された領域は後のウェハ・プロセスにおいて、マ
スク合わせの時にウェハが割れ易いという理由で切除さ
れる。従って、ウェハ周辺部に位置合わせ用のパターン
、すなわちこの場合には絶縁層５２、を残しておくこと
ができず、後の段階で位置合わせを行うことができない
ばかりか、切除された分だけより一部ウェハの実効面積
が減少するという問題が生じる。
り形成した場合にはウェハ周辺部における成長速度が早
いので、同図（ｂ）に破線Ｂで示されるように、エピタ
キシャル層５３の端部は厚く形成される。通常、この厚
く形成された領域は後のウェハ・プロセスにおいて、マ
スク合わせの時にウェハが割れ易いという理由で切除さ
れる。従って、ウェハ周辺部に位置合わせ用のパターン
、すなわちこの場合には絶縁層５２、を残しておくこと
ができず、後の段階で位置合わせを行うことができない
ばかりか、切除された分だけより一部ウェハの実効面積
が減少するという問題が生じる。
一方、ウェハ面内のエピタキシャル層の成長厚やそのば
らつきの分布状態等を測定する場合、従来の方法によれ
ば、ウェハの一部をへき関して顕微鏡等により成長厚を
測定する必要があった。しかも、この方法により得られ
る情報はウェハ内の部分的な領域における情報のみであ
り、必要とするウェハ全体の情報は知ることができない
。さらには、へき間することによりウェハの有効領域の
一部が失われるという弊害も生じる。
らつきの分布状態等を測定する場合、従来の方法によれ
ば、ウェハの一部をへき関して顕微鏡等により成長厚を
測定する必要があった。しかも、この方法により得られ
る情報はウェハ内の部分的な領域における情報のみであ
り、必要とするウェハ全体の情報は知ることができない
。さらには、へき間することによりウェハの有効領域の
一部が失われるという弊害も生じる。
本発明は、上述した従来技術における問題点に鑑み創作
されたもので、基板上のパターンの位置合わせを容易に
行うことができると共に、ウェハを破壊することなく該
ウェハ上の結晶成長層の厚さの分布状態を把握すること
ができ、同時にウェハの実効面積を増大することができ
る半導体装置およびその製造方法を提供することを目的
としている。
されたもので、基板上のパターンの位置合わせを容易に
行うことができると共に、ウェハを破壊することなく該
ウェハ上の結晶成長層の厚さの分布状態を把握すること
ができ、同時にウェハの実効面積を増大することができ
る半導体装置およびその製造方法を提供することを目的
としている。
上述した従来技術における問題点は、本発明の一つの形
態として第１図に示されるように、半４体基板１と、該
半導体基板上に形成された所定のパターンの上に選択的
にかつ離散的に形成された複数の結晶成長を妨げる所定
の層２と、該所定の層が形成された領域３を残して該半
導体基板上に形成された結晶成長層４と、を備えてなる
半導体装置を提供することにより、解決される。
態として第１図に示されるように、半４体基板１と、該
半導体基板上に形成された所定のパターンの上に選択的
にかつ離散的に形成された複数の結晶成長を妨げる所定
の層２と、該所定の層が形成された領域３を残して該半
導体基板上に形成された結晶成長層４と、を備えてなる
半導体装置を提供することにより、解決される。
また、本発明の他の形態として、半導体基板１上に所定
のパターンを形成する工程と、結晶成長を妨げる複数の
非成長領域３を該所定のパターンの上に選択的にかつ離
散的に形成する工程と、該複数の非成長領域をマスクと
して該半導体基板上に少なくとも１回結晶成長させる工
程と、を具備する半導体装置の製造方法が提供される。
のパターンを形成する工程と、結晶成長を妨げる複数の
非成長領域３を該所定のパターンの上に選択的にかつ離
散的に形成する工程と、該複数の非成長領域をマスクと
して該半導体基板上に少なくとも１回結晶成長させる工
程と、を具備する半導体装置の製造方法が提供される。
上述した本発明の半導体装置およびその製造方法によれ
ば、結晶成長を妨げる複数の非成長領域は、結晶成長に
よって該領域が覆われることはないので、結晶成長後に
位置合わせ用のマーカとして利用され得る。また、この
非成長領域は選択的にかつ離散的に形成され、しかもこ
の部分はくぼみ状に形成されるので、該くぼみの深さを
測定することにより結晶成長層の厚さの分布状態を把握
することができる。さらに、この分布状態の把握は基板
すなわちウェハを破壊することなく行われ得るので、そ
の分だけウェハを有効に使用することができる。
ば、結晶成長を妨げる複数の非成長領域は、結晶成長に
よって該領域が覆われることはないので、結晶成長後に
位置合わせ用のマーカとして利用され得る。また、この
非成長領域は選択的にかつ離散的に形成され、しかもこ
の部分はくぼみ状に形成されるので、該くぼみの深さを
測定することにより結晶成長層の厚さの分布状態を把握
することができる。さらに、この分布状態の把握は基板
すなわちウェハを破壊することなく行われ得るので、そ
の分だけウェハを有効に使用することができる。
第２図には本発明の一実施例としての半導体装置の構成
が断面的に示される。第２図の例示は、基板上にアバラ
ンシェ・フォト・ダイオード（以下ＡＰＤと称する）素
子を形成した例を示す。
が断面的に示される。第２図の例示は、基板上にアバラ
ンシェ・フォト・ダイオード（以下ＡＰＤと称する）素
子を形成した例を示す。
図中、２１はｎ型のインジウム・燐（ｒｎＰ）からなる
半導体基板、２２は窒化珪素（Ｓｉ３ Ｎ ａ ）層（
または二酸化珪素（Ｓｉ０２ ）層）、２３はＳｉ３Ｎ
４層２２が形成された領域（非成長領域）、２４は少な
くとも１回の結晶成長により形成されたｎ−型のＴｎＰ
からなるエピタキシャル層、２５および２６はＳｉ３Ｎ
＜層、２７はＡＰＤ素子、を示す。このＡＰＤ素子２７
は、ｎ−型のエピタキシャル層２４内に形成され受光領
域のｐ＋型の領域２８と、該領域２８の周囲に形成され
ガードリングとして機能するｐ型の領域２９と、ｐ側お
よびｎ１Ｊｒｎｐにオーミックコンタクトを形成した電
極３０Ａおよび３０Ｂとにより構成される。
半導体基板、２２は窒化珪素（Ｓｉ３ Ｎ ａ ）層（
または二酸化珪素（Ｓｉ０２ ）層）、２３はＳｉ３Ｎ
４層２２が形成された領域（非成長領域）、２４は少な
くとも１回の結晶成長により形成されたｎ−型のＴｎＰ
からなるエピタキシャル層、２５および２６はＳｉ３Ｎ
＜層、２７はＡＰＤ素子、を示す。このＡＰＤ素子２７
は、ｎ−型のエピタキシャル層２４内に形成され受光領
域のｐ＋型の領域２８と、該領域２８の周囲に形成され
ガードリングとして機能するｐ型の領域２９と、ｐ側お
よびｎ１Ｊｒｎｐにオーミックコンタクトを形成した電
極３０Ａおよび３０Ｂとにより構成される。
また、Ｐは基板２１上に所定の間隔（４００μｍ）で格
子状に形成されたパターンの１つを表わし、それぞれメ
サ状に形成され、その径はほぼ８０μｍである。上述し
たＳｉ３ Ｎ４層２２はこのパターンＰの上に形成され
、その間隔は２＋ｎｎ＋に設定されている。
子状に形成されたパターンの１つを表わし、それぞれメ
サ状に形成され、その径はほぼ８０μｍである。上述し
たＳｉ３ Ｎ４層２２はこのパターンＰの上に形成され
、その間隔は２＋ｎｎ＋に設定されている。
ＡＰＤ素子２７のｐ中型の領域２８はこのパターンＰ（
ただしＳｉ３Ｎ４層２２が形成されていないパターン）
の位置に対応するように形成される。また、くぼみ状に
形成された非成長領域２３のＳｉ３Ｎ、ａ層２６からの
深さはほぼ１〜２μ−である。
ただしＳｉ３Ｎ４層２２が形成されていないパターン）
の位置に対応するように形成される。また、くぼみ状に
形成された非成長領域２３のＳｉ３Ｎ、ａ層２６からの
深さはほぼ１〜２μ−である。
第３図には第２図に示される非成長領域２３の一配置例
が示される。同図において、○印で示される部分はパタ
ーンＰ１該Ｑ印を０印で囲んだ部分はＡＰＤ素子２７の
領域を示し、さらにＯ印にハンチングが施されている部
分は非成長領域２３を表わしている。同図に示されるよ
うに該非成長領域２３は基板すなわちウェハ上で十字形
状に形成されている。
が示される。同図において、○印で示される部分はパタ
ーンＰ１該Ｑ印を０印で囲んだ部分はＡＰＤ素子２７の
領域を示し、さらにＯ印にハンチングが施されている部
分は非成長領域２３を表わしている。同図に示されるよ
うに該非成長領域２３は基板すなわちウェハ上で十字形
状に形成されている。
次に第４図（ａ）〜Ｃｆ）を参照しながら第２図装置の
製造方法について説明する。
製造方法について説明する。
まず工程（ａ）ではｎ型のＩｎＰからなる半導体基板２
１上の全面に亘って５ｉ３Ｎａ層２２を形成する。
１上の全面に亘って５ｉ３Ｎａ層２２を形成する。
次の工程（ｂ）では、バターニングおよびエツチング処
理により所定のパターンＰを形成する。このパターンＰ
は、前述したように４００μｍの間隔で格子状に、かつ
それぞれがメサ状に形成される。
理により所定のパターンＰを形成する。このパターンＰ
は、前述したように４００μｍの間隔で格子状に、かつ
それぞれがメサ状に形成される。
工程（ｃ）では、５ｉ３Ｎａ層２２で覆われたパターン
Ｐを２Ｉｌ１ｍの間隔毎にレジスト４０で覆い、次いで
他のパターンＰ上の５ｉ３Ｎａ層２２をエツチングで除
去した後、該レジストを除去する。この２ｍｍの間隔毎
で残された５ｉ３Ｎａ層２２は、後の段階で位置合わせ
用のマーカとして用いられる。次の工程（ｄ）では、ｎ
−型のＩｎＰからなるエピタキシャル層２４を結晶成長
させる。この際、Ｓｉ３ Ｎ４層２２上には結晶成長が
行われず、それ故、該Ｓｉ３Ｎ４層２２は露出されたま
まとなり、非成長領域２３として残る。
Ｐを２Ｉｌ１ｍの間隔毎にレジスト４０で覆い、次いで
他のパターンＰ上の５ｉ３Ｎａ層２２をエツチングで除
去した後、該レジストを除去する。この２ｍｍの間隔毎
で残された５ｉ３Ｎａ層２２は、後の段階で位置合わせ
用のマーカとして用いられる。次の工程（ｄ）では、ｎ
−型のＩｎＰからなるエピタキシャル層２４を結晶成長
させる。この際、Ｓｉ３ Ｎ４層２２上には結晶成長が
行われず、それ故、該Ｓｉ３Ｎ４層２２は露出されたま
まとなり、非成長領域２３として残る。
工程（ｅ）では、Ｓｉ３ Ｎ４層２５を全面にデポジシ
ョンし、次いで素子領域の部分のｇｌｓｉ ３Ｎ ４層
２５をエツチングで除去し、ベリリウム（Ｂｅ）をドー
ズＩ５×１ＯＬ３ＣＩ１１−３、加速電圧１５０ｋｅＶ
でイオン注入してｐ壁領域（ガードリング）２９を形成
する。次に、リン化カドミウム（ＣａＦ２）をソースと
して温度を全面にデポジションし、コンタクト部分の窓
を明ける。そして最後に、該ｐ＋型領領域８に、例えば
金・白金・チタンからなる電極３０Ａおよび３０Ｂを形
成する。
ョンし、次いで素子領域の部分のｇｌｓｉ ３Ｎ ４層
２５をエツチングで除去し、ベリリウム（Ｂｅ）をドー
ズＩ５×１ＯＬ３ＣＩ１１−３、加速電圧１５０ｋｅＶ
でイオン注入してｐ壁領域（ガードリング）２９を形成
する。次に、リン化カドミウム（ＣａＦ２）をソースと
して温度を全面にデポジションし、コンタクト部分の窓
を明ける。そして最後に、該ｐ＋型領領域８に、例えば
金・白金・チタンからなる電極３０Ａおよび３０Ｂを形
成する。
以上説明した工程に基づき製造された第２図の装置によ
れば、Ｓｉ３ Ｎ４層２２上にはエピタキシャル層２４
が結晶成長されずにそのまま非成長領域２３として残る
ので、この非成長領域２３を位置合わせ用のマーカ、本
実施例ではＡＰＤ素子２７を形成する場合の位置確認用
の目印、として利用できる。
れば、Ｓｉ３ Ｎ４層２２上にはエピタキシャル層２４
が結晶成長されずにそのまま非成長領域２３として残る
ので、この非成長領域２３を位置合わせ用のマーカ、本
実施例ではＡＰＤ素子２７を形成する場合の位置確認用
の目印、として利用できる。
また、非成長領域２３は第３図に示したように、基板上
の一部の領域ではなく、基板の全領域に亘って離散的に
、かつくぼみ状に形成されている。従って、該くぼみの
深さを測定することにより、基板全体に亘ってのエピタ
キシャル層の厚さの分布状態を把握することができる。
の一部の領域ではなく、基板の全領域に亘って離散的に
、かつくぼみ状に形成されている。従って、該くぼみの
深さを測定することにより、基板全体に亘ってのエピタ
キシャル層の厚さの分布状態を把握することができる。
さらに、この分布状態の把握に際し、従来形に見られる
ようなへき開等の手段を用いて基板の一部を欠損させる
必要がないので、その分だけ基板すなわちウェハを有効
に使用することができ、言い換えると、ウェハの実効面
積を増大することができる。
ようなへき開等の手段を用いて基板の一部を欠損させる
必要がないので、その分だけ基板すなわちウェハを有効
に使用することができ、言い換えると、ウェハの実効面
積を増大することができる。
以上説明したように本発明によれば、基板上のパターン
の位置合わせを容易に行うことができると共に、ウェハ
を破壊することなく該ウェハ上の結晶成長層の厚さの分
布状態を把握することができ、同時にウェハの実効面積
を増大することができる。
の位置合わせを容易に行うことができると共に、ウェハ
を破壊することなく該ウェハ上の結晶成長層の厚さの分
布状態を把握することができ、同時にウェハの実効面積
を増大することができる。
第１図は本発明による半導体装置の原理的構成を示す斜
視断面図、 第２図は本発明の一実施例としての半導体装置の構成を
示す断面図、 第３図は第２図に示される非成長領域２３の一配置例を
示す図、 第４図（ａ）〜（ｆ）は第２図装置の製造工程図、第５
図（ａ）および（ｂ）は従来形の一例としてのパターン
位置確認を説明するための半導体装置の主要部の構成図
であって、（ａ）は平面図、（ｂ）は断面図、 である。 （符号の説明） ｌ・・・半導体基板、 ２・・・結晶成長を妨げる所定の層、 ３・・・非成長領域、 ４・・・結晶成長層、 ２１・・・半導体基板、 ２２・・・Ｓｉ３Ｎ４層（または５ｉ（ｈ層）、２３・
・・非成長領域、 ２４・・・エピタキシャル層、 ２５．２６・・・Ｓｉ３Ｎ４層、 ２７・・・ＡＰＤ素子、 ２８・・・ｐ十型領域、 ２９・・・ｐ壁領域、 ３０Ａ 、 ３０Ｂ・・・電極、 Ｐ・・・パターン。 構成を示す斜視断面図 第１図 １−半導体基板 ２−結晶成長を妨げる所定の層 ３−非成長領域 ４−結晶成長層 （ａ） （ｃ） （ｅ） 第２図装置の 第４ （ｂ） （ｄ） （ｆ） 製造工程図 図
視断面図、 第２図は本発明の一実施例としての半導体装置の構成を
示す断面図、 第３図は第２図に示される非成長領域２３の一配置例を
示す図、 第４図（ａ）〜（ｆ）は第２図装置の製造工程図、第５
図（ａ）および（ｂ）は従来形の一例としてのパターン
位置確認を説明するための半導体装置の主要部の構成図
であって、（ａ）は平面図、（ｂ）は断面図、 である。 （符号の説明） ｌ・・・半導体基板、 ２・・・結晶成長を妨げる所定の層、 ３・・・非成長領域、 ４・・・結晶成長層、 ２１・・・半導体基板、 ２２・・・Ｓｉ３Ｎ４層（または５ｉ（ｈ層）、２３・
・・非成長領域、 ２４・・・エピタキシャル層、 ２５．２６・・・Ｓｉ３Ｎ４層、 ２７・・・ＡＰＤ素子、 ２８・・・ｐ十型領域、 ２９・・・ｐ壁領域、 ３０Ａ 、 ３０Ｂ・・・電極、 Ｐ・・・パターン。 構成を示す斜視断面図 第１図 １−半導体基板 ２−結晶成長を妨げる所定の層 ３−非成長領域 ４−結晶成長層 （ａ） （ｃ） （ｅ） 第２図装置の 第４ （ｂ） （ｄ） （ｆ） 製造工程図 図
Claims (1)
- 【特許請求の範囲】 １、半導体基板（１）と、 該半導体基板上に形成された所定のパターンの上に選択
的にかつ離散的に形成された複数の結晶成長を妨げる所
定の層（２）と、 該所定の層が形成された領域（３）を残して該半導体基
板上に形成された結晶成長層（４）と、を備えてなる半
導体装置。 ２、前記所定の層（２）はシリコン窒化層である、特許
請求の範囲第１項記載の半導体装置。 ３、前記所定の層（２）はシリコン酸化層である、特許
請求の範囲第１項記載の半導体装置。 ４、半導体基板（１）上に所定のパターンを形成する工
程と、 結晶成長を妨げる複数の非成長領域（３）を該所定のパ
ターンの上に選択的にかつ離散的に形成する工程と、 該複数の非成長領域をマスクとして該半導体基板上に少
なくとも１回結晶成長させる工程と、を具備する半導体
装置の製造方法。 ５、前記非成長領域（４）はシリコン窒化層でマスキン
グすることにより形成される、特許請求の範囲第４項記
載の半導体装置の製造方法。 ６、前記非成長領域（４）はシリコン酸化層でマスキン
グすることにより形成される、特許請求の範囲第４項記
載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62108922A JPS63274132A (ja) | 1987-05-06 | 1987-05-06 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62108922A JPS63274132A (ja) | 1987-05-06 | 1987-05-06 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63274132A true JPS63274132A (ja) | 1988-11-11 |
Family
ID=14497050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62108922A Pending JPS63274132A (ja) | 1987-05-06 | 1987-05-06 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63274132A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001307999A (ja) * | 2000-04-27 | 2001-11-02 | Oki Electric Ind Co Ltd | アライメントマークの構造およびその製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5548455A (en) * | 1979-09-08 | 1980-04-07 | Kawasaki Steel Corp | Control method for teeming flow of continuous pig |
-
1987
- 1987-05-06 JP JP62108922A patent/JPS63274132A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5548455A (en) * | 1979-09-08 | 1980-04-07 | Kawasaki Steel Corp | Control method for teeming flow of continuous pig |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001307999A (ja) * | 2000-04-27 | 2001-11-02 | Oki Electric Ind Co Ltd | アライメントマークの構造およびその製造方法 |
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