JPS63271963A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63271963A JPS63271963A JP10739887A JP10739887A JPS63271963A JP S63271963 A JPS63271963 A JP S63271963A JP 10739887 A JP10739887 A JP 10739887A JP 10739887 A JP10739887 A JP 10739887A JP S63271963 A JPS63271963 A JP S63271963A
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- polycrystalline silicon
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- Pending
Links
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Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特にＭＯ８型コ
ンデンサ形成方法及びＭＯａ型トランジスタ形成方法を
含む半導体装置の製造方法に関するＯ 〔従来の技術〕 半導体装置においてＭＯＢ型コンデンサ、すなわち下部
電極としＮ型シリコン基板に対してＰ型不純物を導入し
たものを用い絶縁膜としては二酸化シリコンを用い上部
電極としては多結晶シリコンを用いている。
ンデンサ形成方法及びＭＯａ型トランジスタ形成方法を
含む半導体装置の製造方法に関するＯ 〔従来の技術〕 半導体装置においてＭＯＢ型コンデンサ、すなわち下部
電極としＮ型シリコン基板に対してＰ型不純物を導入し
たものを用い絶縁膜としては二酸化シリコンを用い上部
電極としては多結晶シリコンを用いている。
第３図（ａ）〜げ）に従来の製造方法における一例の断
面図を示す。第３図＋８）に示す様に従来用いられてい
る窒化膜を使ってＬＯＣＯ８法によ、９Ｎ型シリコン基
板ＩＫ素子分離領域としての酸化膜２を形成し不要とな
った窒化膜、酸化膜を除去する。
面図を示す。第３図＋８）に示す様に従来用いられてい
る窒化膜を使ってＬＯＣＯ８法によ、９Ｎ型シリコン基
板ＩＫ素子分離領域としての酸化膜２を形成し不要とな
った窒化膜、酸化膜を除去する。
次に第３図（ｂ）の様にＬＯＣＯ８法による酸化時に発
生するホワイトリボンと呼ばれる窒化膜層を除去する目
的で酸化を行い犠牲酸化膜３を形成しこれを通してイオ
ン注入法によプ不細物としてボロンを導入してコンデン
サの下部電極としてのＰ型拡散層５を形成する。次に第
３図（Ｃ）の様に犠牲酸化膜３をバッフアートフッ酸等
で除去した後第３図（ｄ）の様にコンデンサの誘電体と
してゲート酸化膜４を熱酸化により形成する。さらに第
３図（ｅ）の様にＮ型の不純物を含んだ多結晶シリコン
６をＣｖＬ）法によシ形成するか又は多結晶シリコン６
を形成してから熱拡散法によｆｉＮ型不純物を導入する
。次に第３図げ）の様にフォトリソグラフィー接待によ
り多結晶シリコンのパターニングを行えばコンデンサが
出来上る。
生するホワイトリボンと呼ばれる窒化膜層を除去する目
的で酸化を行い犠牲酸化膜３を形成しこれを通してイオ
ン注入法によプ不細物としてボロンを導入してコンデン
サの下部電極としてのＰ型拡散層５を形成する。次に第
３図（Ｃ）の様に犠牲酸化膜３をバッフアートフッ酸等
で除去した後第３図（ｄ）の様にコンデンサの誘電体と
してゲート酸化膜４を熱酸化により形成する。さらに第
３図（ｅ）の様にＮ型の不純物を含んだ多結晶シリコン
６をＣｖＬ）法によシ形成するか又は多結晶シリコン６
を形成してから熱拡散法によｆｉＮ型不純物を導入する
。次に第３図げ）の様にフォトリソグラフィー接待によ
り多結晶シリコンのパターニングを行えばコンデンサが
出来上る。
上述した従来のＭＯ８型コンデンサの形成方法は下部電
極としてのＰ型領域形成時、すなわちイオン注入法によ
る不純物導入をゲート酸化膜を通して行なわないで犠牲
酸化膜を通して行なうのはイオン注入時にゲート酸化膜
に損傷を与えこの部分の絶縁耐圧が低下すると思われて
いたからである。
極としてのＰ型領域形成時、すなわちイオン注入法によ
る不純物導入をゲート酸化膜を通して行なわないで犠牲
酸化膜を通して行なうのはイオン注入時にゲート酸化膜
に損傷を与えこの部分の絶縁耐圧が低下すると思われて
いたからである。
しかし実際に従来の方法で形成したコンデンサにおいて
ゲート酸化膜の絶縁耐圧を調査してみると図４に示す様
に耐圧のばらつきが大きいという欠点がある。
ゲート酸化膜の絶縁耐圧を調査してみると図４に示す様
に耐圧のばらつきが大きいという欠点がある。
これはイオン注入時にシリコン基板上に与えられた損傷
が次のゲート酸化時に増殖されて結晶欠陥となシさらに
ゲート酸化膜に欠陥が誘発されたものと考えられる。
が次のゲート酸化時に増殖されて結晶欠陥となシさらに
ゲート酸化膜に欠陥が誘発されたものと考えられる。
本発明のＭＯ８型コンデンサの製造方法は、コンデンサ
の絶縁膜としてのゲート酸化膜を形成した後にイオン注
入法により下部電極としての拡散層領域を設は引き続き
上部電極としての多結晶シリコンを形成するものである
。
の絶縁膜としてのゲート酸化膜を形成した後にイオン注
入法により下部電極としての拡散層領域を設は引き続き
上部電極としての多結晶シリコンを形成するものである
。
次に本発明の実施例について図面を参照して説明する。
第１図＋３）〜げ）は本発明のＪｌの一実施例を説明す
るための工程順に示した半導体チップの断面図である。
るための工程順に示した半導体チップの断面図である。
第１の実施例の製造方法ではまず第１図ｆａｔ Ｋ示す
ようにＮ型シリコン基板１上に窒化膜を利用したＬＯＣ
Ｏ８法によシフイールド酸化膜１を形成する。次に第１
図（ｂ）に示す様に熱酸化法により９００℃〜１１００
℃で犠牲酸化膜３を１００Ｘ〜５００Ｘ形成する。さら
に第１図ｔｃ）に示す様に前記犠牲酸化膜３をバッフア
ートフッ酸で除去する。
ようにＮ型シリコン基板１上に窒化膜を利用したＬＯＣ
Ｏ８法によシフイールド酸化膜１を形成する。次に第１
図（ｂ）に示す様に熱酸化法により９００℃〜１１００
℃で犠牲酸化膜３を１００Ｘ〜５００Ｘ形成する。さら
に第１図ｔｃ）に示す様に前記犠牲酸化膜３をバッフア
ートフッ酸で除去する。
次に第１図（ｄｌＫ示す様に熱酸化法によシ９００℃〜
１１００℃でゲート酸化膜４を１００Ｘ〜５００Ｘ形成
しこれを通してイオン注入法により不純物としてボロン
を２０〜１００ＫｅＶのエネルギーで導入しＰ型拡散層
領域５を形成する。引き続き第１図（ｅ）に示す様にＣ
ＶＤ法によシ多結晶シリコン６を２０００Ｘ〜６ｏｏｏ
！堆積させこれに熱拡散法により不純物としてリンを導
入してＮ型多結晶シリコン６を形成する。ここで重要な
事はイオン注入法で不純物をシリコン基板１に導入して
から多結晶シリコンを堆積させる間に酸化工程を決して
通さない事である。
１１００℃でゲート酸化膜４を１００Ｘ〜５００Ｘ形成
しこれを通してイオン注入法により不純物としてボロン
を２０〜１００ＫｅＶのエネルギーで導入しＰ型拡散層
領域５を形成する。引き続き第１図（ｅ）に示す様にＣ
ＶＤ法によシ多結晶シリコン６を２０００Ｘ〜６ｏｏｏ
！堆積させこれに熱拡散法により不純物としてリンを導
入してＮ型多結晶シリコン６を形成する。ここで重要な
事はイオン注入法で不純物をシリコン基板１に導入して
から多結晶シリコンを堆積させる間に酸化工程を決して
通さない事である。
次に第１図げ）に示す様にフォトリソクラグラフィー法
及び反応性イオンエッチを用いてＮ型多結晶シリコンを
パターニングする。
及び反応性イオンエッチを用いてＮ型多結晶シリコンを
パターニングする。
〔実施例２〕
第２図（ａｌ〜（ｇｌは本発明の実施例２の説明をする
ための工程順に示した半導体チップの断面図である。
ための工程順に示した半導体チップの断面図である。
第２図１ａＪ〜ｔｅｌは実施例１と同様に行う。次に第
２図げ）に示す様にＮ型多結晶シリコン６をフォトリソ
グラフィー法及び反応性イオンエツチングによシバター
ニングする。次に第２図１ｇｌに示す様に前記Ｎ型多結
晶シリコン６をマスクにイオン注入法により不純物とし
てボロンをシリコン基板１中に導入しＰ型ンース７及び
Ｐ型ドレイン８を形成しデプレッシ１ン型Ｐチャンネル
ＭＯ８ＦＥＴが出来る。
２図げ）に示す様にＮ型多結晶シリコン６をフォトリソ
グラフィー法及び反応性イオンエツチングによシバター
ニングする。次に第２図１ｇｌに示す様に前記Ｎ型多結
晶シリコン６をマスクにイオン注入法により不純物とし
てボロンをシリコン基板１中に導入しＰ型ンース７及び
Ｐ型ドレイン８を形成しデプレッシ１ン型Ｐチャンネル
ＭＯ８ＦＥＴが出来る。
尚実施例１，２においてＮ型シリコン基板にかえてＰ型
シリコン基板あるいはイオン注入法で導入する不純物を
ボロンにかえてリンを用いても形成出来る事は明らかで
ある。
シリコン基板あるいはイオン注入法で導入する不純物を
ボロンにかえてリンを用いても形成出来る事は明らかで
ある。
以上説明したように本発明によるＭＯ８型コンデンサの
製造方法によるゲート酸化膜の醸化膜破壊耐圧は第４図
（ｂ）に示す様に従来に比べて大幅に同上させる効果が
ある。
製造方法によるゲート酸化膜の醸化膜破壊耐圧は第４図
（ｂ）に示す様に従来に比べて大幅に同上させる効果が
ある。
第１図ｔａｌ〜（ｆｌは本発明の実施例１を説明するた
めの工程順に示した半導体チップの断面図、第２図（ａ
）〜（ｇｌは実施例２を説明するための工程順に示した
半導体チップの断面図、第３図（ａ）〜げ）は従来の半
導体装置の製造方法を説明するための工程順に示した半
導体チップの断面図、第４図（ａｌは従来の製造方法に
よるゲート酸化膜の酸化膜破壊耐圧分布図、第４図（ｂ
）は本発明によるゲート酸化膜の酸化膜破壊耐圧分布図
である。 １・・・・・・Ｎ型シリコン基板、２・・・・・・酸化
膜、３・・・・−・犠牲酸化膜、４・・・・・・ゲート
酸化膜、５・・・・・・Ｐ散拡散層、６・・・・・・Ｎ
型多結晶シリコン、７・・・・・・Ｐ型ソース、８・・
・・・・Ｐ型ドレイン。 代理人 弁理士 内 原 晋、゛・溶１図 第１図 第２図 第２図 第３図 第３図 溶４図 ｍｆｔＲ榎１１ｊｊｌＬＭＦＬ（Ｍｖ／Ｃｘ）ｏ
１ ２ ３ ４ ｓ ６ ７ ｇ
’ｔ ｔ。
めの工程順に示した半導体チップの断面図、第２図（ａ
）〜（ｇｌは実施例２を説明するための工程順に示した
半導体チップの断面図、第３図（ａ）〜げ）は従来の半
導体装置の製造方法を説明するための工程順に示した半
導体チップの断面図、第４図（ａｌは従来の製造方法に
よるゲート酸化膜の酸化膜破壊耐圧分布図、第４図（ｂ
）は本発明によるゲート酸化膜の酸化膜破壊耐圧分布図
である。 １・・・・・・Ｎ型シリコン基板、２・・・・・・酸化
膜、３・・・・−・犠牲酸化膜、４・・・・・・ゲート
酸化膜、５・・・・・・Ｐ散拡散層、６・・・・・・Ｎ
型多結晶シリコン、７・・・・・・Ｐ型ソース、８・・
・・・・Ｐ型ドレイン。 代理人 弁理士 内 原 晋、゛・溶１図 第１図 第２図 第２図 第３図 第３図 溶４図 ｍｆｔＲ榎１１ｊｊｌＬＭＦＬ（Ｍｖ／Ｃｘ）ｏ
１ ２ ３ ４ ｓ ６ ７ ｇ
’ｔ ｔ。
Claims (1)
- 一導電型の半導体基板上に第１のゲート絶縁膜を形成
した後に前記ゲート絶縁膜を除去する工程と、前記半導
体基板上に第２のゲート絶縁膜を形成する工程と、前記
第２のゲート絶縁膜を通してイオン注入法により不純物
を導入する工程に引きつづき前記第２のゲート絶縁膜上
に多結晶シリコンを形成する工程とを含むことを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10739887A JPS63271963A (ja) | 1987-04-28 | 1987-04-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10739887A JPS63271963A (ja) | 1987-04-28 | 1987-04-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63271963A true JPS63271963A (ja) | 1988-11-09 |
Family
ID=14458135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10739887A Pending JPS63271963A (ja) | 1987-04-28 | 1987-04-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63271963A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57113281A (en) * | 1980-12-30 | 1982-07-14 | Fujitsu Ltd | Manufacture of semiconductor memory device |
| JPS57133281A (en) * | 1980-12-30 | 1982-08-17 | Ciba Geigy Ag | Vat dye or sulfur dye preparation |
| JPS59194472A (ja) * | 1983-04-19 | 1984-11-05 | Sanyo Electric Co Ltd | ゲ−ト酸化膜の形成方法 |
-
1987
- 1987-04-28 JP JP10739887A patent/JPS63271963A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57113281A (en) * | 1980-12-30 | 1982-07-14 | Fujitsu Ltd | Manufacture of semiconductor memory device |
| JPS57133281A (en) * | 1980-12-30 | 1982-08-17 | Ciba Geigy Ag | Vat dye or sulfur dye preparation |
| JPS59194472A (ja) * | 1983-04-19 | 1984-11-05 | Sanyo Electric Co Ltd | ゲ−ト酸化膜の形成方法 |
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