JPS63269396A - 入出力メモリ - Google Patents
入出力メモリInfo
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- JPS63269396A JPS63269396A JP62105074A JP10507487A JPS63269396A JP S63269396 A JPS63269396 A JP S63269396A JP 62105074 A JP62105074 A JP 62105074A JP 10507487 A JP10507487 A JP 10507487A JP S63269396 A JPS63269396 A JP S63269396A
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- 239000003990 capacitor Substances 0.000 claims abstract description 8
- 238000000034 method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 3
- 230000009466 transformation Effects 0.000 description 3
- 239000013256 coordination polymer Substances 0.000 description 2
- 101100445051 Caenorhabditis elegans elt-4 gene Proteins 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は入出力メモリ、特にＣＲＴとの間で書込み／読
出しが行われ、またプリンタに読み出される入出力メモ
リに関する。
出しが行われ、またプリンタに読み出される入出力メモ
リに関する。
メモリ内のデータをＣＲＴに読み出す場合、データをメ
モリに書き込む場合と同様、ワード線を一本づつ選択し
、順次にビット線方向にアドレスを移動させてデータの
読み出しを行う。
モリに書き込む場合と同様、ワード線を一本づつ選択し
、順次にビット線方向にアドレスを移動させてデータの
読み出しを行う。
一方、プリンタに読み出す場合には、プリントするキャ
ラクタの縦方向のビット数単位にデータを読み出す必要
があるので、ワード線方向へのビン数分の幅をもって、
ビット線方向にアドレスを移動させてデータの読み出し
を行なわなければならない。ビン数分の幅を持つという
ことは、一度にビン数分のワード線を選択することが必
要であるが、このままでは同一のビット線に対し複数の
データが出力しデータが破壊されてしまうという問題点
がある。
ラクタの縦方向のビット数単位にデータを読み出す必要
があるので、ワード線方向へのビン数分の幅をもって、
ビット線方向にアドレスを移動させてデータの読み出し
を行なわなければならない。ビン数分の幅を持つという
ことは、一度にビン数分のワード線を選択することが必
要であるが、このままでは同一のビット線に対し複数の
データが出力しデータが破壊されてしまうという問題点
がある。
従来のこの種の入出力メモリは、例えばＣＰＵによって
使用される内部メモリとデータの行列変換をＣＰＵの演
算により同構成であるため、上述のような問題を解決す
るために、行なった後にデータを出力するようにしてい
る。
使用される内部メモリとデータの行列変換をＣＰＵの演
算により同構成であるため、上述のような問題を解決す
るために、行なった後にデータを出力するようにしてい
る。
第２図は、このようなデータの行列変換を説明するため
の図である。
の図である。
ｎ行ｍ列の２次元データをｍ行ｎ列に変換する場合、初
めに元のブロックＭ８１１（ｎ行ｍ列のデータ群）の１
行目のｍ個のデータ群がＣＰＵ内のシフトレジスタＳＲ
へ転送され左方向へ１回シフトされる。このシフトによ
り押し出されたデータ１１がキャラリーフラグＸへ転送
され、ＣＰＵメモ９Ｍ１□内の第２ブロックＭＢ１３の
１行目の先頭へ格納される。またシフトレジスタＳＲ内
のデータ群は、ＣＰＵメモ９Ｍ１２内の第１ブロツクＭ
Ｂ、□の１行目へ格納され１回目の操作は終了する。
めに元のブロックＭ８１１（ｎ行ｍ列のデータ群）の１
行目のｍ個のデータ群がＣＰＵ内のシフトレジスタＳＲ
へ転送され左方向へ１回シフトされる。このシフトによ
り押し出されたデータ１１がキャラリーフラグＸへ転送
され、ＣＰＵメモ９Ｍ１□内の第２ブロックＭＢ１３の
１行目の先頭へ格納される。またシフトレジスタＳＲ内
のデータ群は、ＣＰＵメモ９Ｍ１２内の第１ブロツクＭ
Ｂ、□の１行目へ格納され１回目の操作は終了する。
次に、元のブロックＭＢ、、の２行目のデータ群がＣＰ
ＵのシフトレジスタＳＲへ転送され、前回と同じ処理を
行った後、キャリーフラグＸ内のデータを第２ブロック
Ｍ Ｂ １３の１行目の２番目に格納し、シフトレジス
タＳＲ内のデータ群は第１ブロックＭ Ｂ １２の２行
目へ格納される。
ＵのシフトレジスタＳＲへ転送され、前回と同じ処理を
行った後、キャリーフラグＸ内のデータを第２ブロック
Ｍ Ｂ １３の１行目の２番目に格納し、シフトレジス
タＳＲ内のデータ群は第１ブロックＭ Ｂ １２の２行
目へ格納される。
このようにして元のブロックＭＢ１．のｎ行目のデータ
まで同様な処理を繰返すと第２ブロックＭ Ｂ 、、内
の１行目がｎビット構成で完成される。
まで同様な処理を繰返すと第２ブロックＭ Ｂ 、、内
の１行目がｎビット構成で完成される。
次からは元のブロックＭＢ■は使わずに第１ブロックＭ
Ｂ１□のみを使用する。第１ブロツクＭＢ、２内の１行
目のデータ群をＣＰＵのシフトレジスタＳＲへ転送し、
左方向に１回シフトすることによって得られたキャリー
フラグＸ内のデータは、第２ブロックＭＢ１３の２行目
の先頭へ格納され、シフトレジスタＳＲ内に残ったデー
タ群は再び第１ブロックＭＢ１２の１行目に転送される
。このような繰返しによりｎ行ｍ列番目まで処理する。
Ｂ１□のみを使用する。第１ブロツクＭＢ、２内の１行
目のデータ群をＣＰＵのシフトレジスタＳＲへ転送し、
左方向に１回シフトすることによって得られたキャリー
フラグＸ内のデータは、第２ブロックＭＢ１３の２行目
の先頭へ格納され、シフトレジスタＳＲ内に残ったデー
タ群は再び第１ブロックＭＢ１２の１行目に転送される
。このような繰返しによりｎ行ｍ列番目まで処理する。
処理がすべて終了すると元のブロックＭＢ、、内の配列
と直交変換されたデータが第２ブロツクＭＢ、、にスト
アされ、プリンタの要求に応じてそこから行単位に直交
変換データの読み出しが行われる。
と直交変換されたデータが第２ブロツクＭＢ、、にスト
アされ、プリンタの要求に応じてそこから行単位に直交
変換データの読み出しが行われる。
上述した従来メモリは、データの直交変換をすべてＣＰ
Ｕにおける演算に委ね、またその過程においてＣＰＵメ
モリを使用するため、ＣＰＵのメモリはこの処理のため
にかなりの領域を占められると共にＣＰＵの効率を落と
してしまうという欠点がある。
Ｕにおける演算に委ね、またその過程においてＣＰＵメ
モリを使用するため、ＣＰＵのメモリはこの処理のため
にかなりの領域を占められると共にＣＰＵの効率を落と
してしまうという欠点がある。
本発明のメモリは、書込み／読出し用の第１ワード線群
および第１ビット線群と、書込み／読出し用の第１ワー
ド線群および第１ビット線群と直交する読出し用の第２
ワード線群および第２ビット線群を有し、 各線の交点には、電荷蓄積用の容量とトランスファーゲ
ートとして働く第１．第２のＭＩＳＦＥＴから成るメモ
リセルが配置され、 第１．第２のＭＩＳＦＥＴのトレイン端子が共通に接続
される接続点に電荷蓄積用の容量が接続され、 第１のＭＩＳＦＥＴのゲート端子、ソース端子はそれぞ
れ前記第１ワード線、第１ビット線に接続され、第２の
ＭＩＳＦＥＴのゲート端子、ソース端子はそれぞれ前記
第２ワード線、第２ビット線に接続されていることを特
徴とする。
および第１ビット線群と、書込み／読出し用の第１ワー
ド線群および第１ビット線群と直交する読出し用の第２
ワード線群および第２ビット線群を有し、 各線の交点には、電荷蓄積用の容量とトランスファーゲ
ートとして働く第１．第２のＭＩＳＦＥＴから成るメモ
リセルが配置され、 第１．第２のＭＩＳＦＥＴのトレイン端子が共通に接続
される接続点に電荷蓄積用の容量が接続され、 第１のＭＩＳＦＥＴのゲート端子、ソース端子はそれぞ
れ前記第１ワード線、第１ビット線に接続され、第２の
ＭＩＳＦＥＴのゲート端子、ソース端子はそれぞれ前記
第２ワード線、第２ビット線に接続されていることを特
徴とする。
次に図面を用いて本発明の説明を行なう。
第１図は本発明の一実施例を示す回路図である。
本実施例は、説明を単純化するために４個のみの単位メ
モリセルＭＣ口、ＭＣ，□、ＭＣ２，およびＭＣ２２が
ワード線Ｗ、、、Ｗ１２．Ｗ１３およびＷ１４とビット
線Ｂ １１＋ Ｂ １□、Ｂ１３およびＥｌｔ４によっ
て２×２のマトリクス状に接続され、これら各線を駆動
するために第１ワードセレクタＷ Ｓ 、、、第２ワー
ドセレクタＷＳ１２と第１ビットセレクタＢ Ｓ 、、
、第２ビヅトセレクタＢＳ、２とが設けられており、ま
たビ・ソト線Ｂ、、、Ｂ、□、Ｂ１３およびＢ１０には
センスアンプＳ Ａ ｕ、Ｓ Ａ １２． Ｓ Ａ ＋
３およびＳＡ、４が接続されている。
モリセルＭＣ口、ＭＣ，□、ＭＣ２，およびＭＣ２２が
ワード線Ｗ、、、Ｗ１２．Ｗ１３およびＷ１４とビット
線Ｂ １１＋ Ｂ １□、Ｂ１３およびＥｌｔ４によっ
て２×２のマトリクス状に接続され、これら各線を駆動
するために第１ワードセレクタＷ Ｓ 、、、第２ワー
ドセレクタＷＳ１２と第１ビットセレクタＢ Ｓ 、、
、第２ビヅトセレクタＢＳ、２とが設けられており、ま
たビ・ソト線Ｂ、、、Ｂ、□、Ｂ１３およびＢ１０には
センスアンプＳ Ａ ｕ、Ｓ Ａ １２． Ｓ Ａ ＋
３およびＳＡ、４が接続されている。
第２ワードセレクタＷＳｚｚおよび第２ビットセレクタ
ＢＳ、□、従ってワード線Ｗ、、、Ｗ１４とピッＩ・線
Ｂ Ｉ’（＋ Ｂ １４とセンスアンプＳ Ａ １９＋
Ｓ Ａ １４は単位メモリセルＭＣ目〜Ｍ Ｃ２２の
データを列方向及び行方向のいずれの方向にも読み出せ
るようにするために設けられたものである。
ＢＳ、□、従ってワード線Ｗ、、、Ｗ１４とピッＩ・線
Ｂ Ｉ’（＋ Ｂ １４とセンスアンプＳ Ａ １９＋
Ｓ Ａ １４は単位メモリセルＭＣ目〜Ｍ Ｃ２２の
データを列方向及び行方向のいずれの方向にも読み出せ
るようにするために設けられたものである。
第１ワードセレクタＷＳ＋＋および第１ビットセレクタ
ＢＳ、、は、書込み／′読み出し用のワード線Ｗ、１と
Ｗ１２および書込み／′読み出し用のビ・ソト線Ｂｌｌ
とＢ１２を制御しており、第２ワードセレクタＷＳ１゜
および第２ビットセレクタＢ Ｓ 、２は、ワード線Ｗ
１１・Ｗ１２にＷ！３・ＷＩ４およびビット線Ｂｌｌと
Ｂ１０に直交した読み出し用のビット線Ｂ１．。
ＢＳ、、は、書込み／′読み出し用のワード線Ｗ、１と
Ｗ１２および書込み／′読み出し用のビ・ソト線Ｂｌｌ
とＢ１２を制御しており、第２ワードセレクタＷＳ１゜
および第２ビットセレクタＢ Ｓ 、２は、ワード線Ｗ
１１・Ｗ１２にＷ！３・ＷＩ４およびビット線Ｂｌｌと
Ｂ１０に直交した読み出し用のビット線Ｂ１．。
Ｂ１０を制御している。
Ｍ Ｉ Ｓ Ｆ ＥＴＱＩｌ、 Ｑ１０及び容量Ｃ目は
単位メモリセルＭＣ，、を構成しており、ＭＩＳＦＥＴ
Ｑ＋＋のゲート端子は第１ワードセレクタＷＳ、、から
のワード線Ｗ１１に、ソース端子はビット線Ｂｌｌにそ
れぞれ接続されている。また、Ｍ Ｉ ５ＦＥＴＱ＋２
のゲート端子は第２ワードセレクタＷＳ１２からのワー
ド線Ｗ１３に、ソース端子はビット線ＢＩ２にそれぞれ
接続されている。ＭＩＳＦＥＴＱ＋ｔ。
単位メモリセルＭＣ，、を構成しており、ＭＩＳＦＥＴ
Ｑ＋＋のゲート端子は第１ワードセレクタＷＳ、、から
のワード線Ｗ１１に、ソース端子はビット線Ｂｌｌにそ
れぞれ接続されている。また、Ｍ Ｉ ５ＦＥＴＱ＋２
のゲート端子は第２ワードセレクタＷＳ１２からのワー
ド線Ｗ１３に、ソース端子はビット線ＢＩ２にそれぞれ
接続されている。ＭＩＳＦＥＴＱ＋ｔ。
Ｑ１０のドレイン端子は共通に容量Ｃ目の一端に接続さ
れている。単位メモリセルＭＣ１２，ＭＣ２１およびＭ
Ｃ２□もＭＣ，、と同様である。
れている。単位メモリセルＭＣ１２，ＭＣ２１およびＭ
Ｃ２□もＭＣ，、と同様である。
次に本実施例の動作について説明する。
まず、データの書き込み時については、書き込み用の信
号が入力されると第１ワードセレクタＷＳ、１によって
ワード線Ｗ工１とＷ１２のいずれか一方が選択され、こ
れによる単位メモリセルＭＣ１□、ＭＣ１□のＭ Ｉ
５ＦＥＴ （ＭＣ，、ではＱｌｌ）か単位メモリセルＭ
Ｃ２，、ＭＣ２２のＭＩＳＦＥＴ（Ｍ Ｃ２，ではＱ２
！〉がオンとなる。
号が入力されると第１ワードセレクタＷＳ、１によって
ワード線Ｗ工１とＷ１２のいずれか一方が選択され、こ
れによる単位メモリセルＭＣ１□、ＭＣ１□のＭ Ｉ
５ＦＥＴ （ＭＣ，、ではＱｌｌ）か単位メモリセルＭ
Ｃ２，、ＭＣ２２のＭＩＳＦＥＴ（Ｍ Ｃ２，ではＱ２
！〉がオンとなる。
次に第１ビットセレクタＢＳｕによってビット線Ｂｌｌ
とＢ１□のいずれか一方を選択することにより単位メモ
リセルＭＣＩＩとＭＣＩ２の一方の容量が充電（または
放電）される。この場合、ビット線ＢｌｌとＢ１□とを
同時に駆動するような使用例も充分考えられるが、ここ
では上述のとおりとする。
とＢ１□のいずれか一方を選択することにより単位メモ
リセルＭＣＩＩとＭＣＩ２の一方の容量が充電（または
放電）される。この場合、ビット線ＢｌｌとＢ１□とを
同時に駆動するような使用例も充分考えられるが、ここ
では上述のとおりとする。
次に読み出しについて述べる。まず外部入力による読み
出し方向く行１列）の選択はデータの出力光がＣＲＴか
プリンタかということで決定される。もしＣＲＴが選択
されたならば書き込みと同様に第１ワードセレクタＷＳ
、、によってワード線をＷｌｌとＷ１□のいずれか一方
を選択し、第１ワードセレクタＢＳ、、によってビット
線Ｂｌｌと８１２のいずれか一方を選択する。そしてア
ドレスに対応したメモリセルのデータが出力されると同
時にデータはセンスアンプＳＡ、、またはＳＡ、□によ
ってセンスされ再び元のメモリセルに書き込まれる。
出し方向く行１列）の選択はデータの出力光がＣＲＴか
プリンタかということで決定される。もしＣＲＴが選択
されたならば書き込みと同様に第１ワードセレクタＷＳ
、、によってワード線をＷｌｌとＷ１□のいずれか一方
を選択し、第１ワードセレクタＢＳ、、によってビット
線Ｂｌｌと８１２のいずれか一方を選択する。そしてア
ドレスに対応したメモリセルのデータが出力されると同
時にデータはセンスアンプＳＡ、、またはＳＡ、□によ
ってセンスされ再び元のメモリセルに書き込まれる。
一方、プリンタが選択された場合は、第２バードセレク
タＷＳ１２によりワード線Ｗ１３とＷ１４のいずれか一
方が選択され、第２ビットセレクタＢＳ１□によりビッ
ト線Ｂ１３およびＢ１４が選択される。
タＷＳ１２によりワード線Ｗ１３とＷ１４のいずれか一
方が選択され、第２ビットセレクタＢＳ１□によりビッ
ト線Ｂ１３およびＢ１４が選択される。
この場合は、第２ビットセレクタＢ Ｓ 、２により、
プリンタのピン数（本例では２個とした）分のビット線
が一度に選択され、ＣＲＴへの読み出しとは、直交方向
へ出力されると同時に、ＣＲＴの場合と同様センスアン
プ５Ａ１３およびＳＡ、４によってセンスされ再び同じ
メモリセルへ書き込まれる。
プリンタのピン数（本例では２個とした）分のビット線
が一度に選択され、ＣＲＴへの読み出しとは、直交方向
へ出力されると同時に、ＣＲＴの場合と同様センスアン
プ５Ａ１３およびＳＡ、４によってセンスされ再び同じ
メモリセルへ書き込まれる。
以上の方法によりメモリ内データはＣＲＴとプリンタへ
直接データを転送することが可能となる。
直接データを転送することが可能となる。
以上説明したように、本発明は書込み／読み出し用ワー
ド線、ビット線群に対して直交した読み出し用ワード線
、ビット線群を有し、それぞれが書込み／読み出し用ワ
ード線と読み出し用ワード線に接続されたトランスファ
ーゲート２組をダイナミックメモリセルに接続する構成
を採用したため入出力メモリ内データを行と列のどちら
かの方向からでも直接に読み出せるようになり、ＣＰＵ
による入出力メモリの直交変換処理の排除とＣＰＵメモ
リ使用領域の軽減化ができるので、ＣＰＵの処理効率を
向上させるという効果がある。
ド線、ビット線群に対して直交した読み出し用ワード線
、ビット線群を有し、それぞれが書込み／読み出し用ワ
ード線と読み出し用ワード線に接続されたトランスファ
ーゲート２組をダイナミックメモリセルに接続する構成
を採用したため入出力メモリ内データを行と列のどちら
かの方向からでも直接に読み出せるようになり、ＣＰＵ
による入出力メモリの直交変換処理の排除とＣＰＵメモ
リ使用領域の軽減化ができるので、ＣＰＵの処理効率を
向上させるという効果がある。
第１図は本発明の一実施例を示し、第２図は従来技術を
説明するための図を示す。 Ｗｌｌ、 Ｗ１□、 ｗ、３． Ｗ１４・・・ワード線
、Ｂ１１＋Ｂ１２＋ Ｂ１３およびＢ１４・・・ビット
線、Ｑｌｌ、 Ｑ１２゜Ｑ２ｘ、Ｑ２ｚ・・・ＭＩ ５
ＦＥＴ、Ｃ１，、Ｃ１２・・・容量、ＭＣ１１，ＭＣ１
２，ＭＣ２１，ＭＣ２□・・・単位メモリセル、５ＡＳ
Ｈ，５Ａ１２．５Ａ１３．５Ａ１４・・・センスアンプ
、ＷＳ、！・・・第１ワードセレクタ、ＷＳ１□・・・
第２ワードセレクタ、Ｂ Ｓ ｌｌ・・・第１ビットセ
レクタ、Ｂ Ｓ 、２・・・第２ビットセレクタ、Ｍｌ
＋・・・入出力メモリ、ＭＩ２・・・ＣＰＵメモリ、Ｓ
Ｒ・・・シフトレジスタ、ＭＢｌｌ・・・元のブロック
、ＭＢＩ２・・・第１ブロツク、Ｍ Ｂ 、３・・・第
２ブロツク。 代理人 弁理士 内 原 晋 。 ｂ ）
説明するための図を示す。 Ｗｌｌ、 Ｗ１□、 ｗ、３． Ｗ１４・・・ワード線
、Ｂ１１＋Ｂ１２＋ Ｂ１３およびＢ１４・・・ビット
線、Ｑｌｌ、 Ｑ１２゜Ｑ２ｘ、Ｑ２ｚ・・・ＭＩ ５
ＦＥＴ、Ｃ１，、Ｃ１２・・・容量、ＭＣ１１，ＭＣ１
２，ＭＣ２１，ＭＣ２□・・・単位メモリセル、５ＡＳ
Ｈ，５Ａ１２．５Ａ１３．５Ａ１４・・・センスアンプ
、ＷＳ、！・・・第１ワードセレクタ、ＷＳ１□・・・
第２ワードセレクタ、Ｂ Ｓ ｌｌ・・・第１ビットセ
レクタ、Ｂ Ｓ 、２・・・第２ビットセレクタ、Ｍｌ
＋・・・入出力メモリ、ＭＩ２・・・ＣＰＵメモリ、Ｓ
Ｒ・・・シフトレジスタ、ＭＢｌｌ・・・元のブロック
、ＭＢＩ２・・・第１ブロツク、Ｍ Ｂ 、３・・・第
２ブロツク。 代理人 弁理士 内 原 晋 。 ｂ ）
Claims (1)
- 【特許請求の範囲】 書込み／読出し用の第１ワード線群および第１ビット線
群と、前記書込み／読出し用の第１ワード線群および第
１ビット線群と直交する読出し用の第２ワード線群およ
び第２ビット線群を有し、各線の交点には、電荷蓄積用
の容量とトランスファーゲートとして働く第１、第２の
ＭＩＳＦＥＴから成るメモリセルが配置され、 前記第１、第２のＭＩＳＦＥＴのドレイン端子が共通に
接続される接続点に前記電荷蓄積用の容量が接続され、 前記第１のＭＩＳＦＥＴのゲート端子、ソース端子はそ
れぞれ前記第１ワード線、第１ビット線に接続され、前
記第２のＭＩＳＦＥＴのゲート端子、ソース端子はそれ
ぞれ前記第２ワード線、第２ビット線に接続されている
ことを特徴とする入出力メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62105074A JPS63269396A (ja) | 1987-04-27 | 1987-04-27 | 入出力メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62105074A JPS63269396A (ja) | 1987-04-27 | 1987-04-27 | 入出力メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63269396A true JPS63269396A (ja) | 1988-11-07 |
Family
ID=14397794
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62105074A Pending JPS63269396A (ja) | 1987-04-27 | 1987-04-27 | 入出力メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63269396A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57200988A (en) * | 1981-06-03 | 1982-12-09 | Nec Corp | Storage device |
-
1987
- 1987-04-27 JP JP62105074A patent/JPS63269396A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57200988A (en) * | 1981-06-03 | 1982-12-09 | Nec Corp | Storage device |
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