JPS63268266A - 相補型ｍｏｓ半導体装置の製造方法 - Google Patents
相補型ｍｏｓ半導体装置の製造方法Info
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- JPS63268266A JPS63268266A JP62101772A JP10177287A JPS63268266A JP S63268266 A JPS63268266 A JP S63268266A JP 62101772 A JP62101772 A JP 62101772A JP 10177287 A JP10177287 A JP 10177287A JP S63268266 A JPS63268266 A JP S63268266A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、相補型ＭＯＳ（０ＭＯ５）半導体装置の製造
方法に係り、特に、その半導体装置のチャネルストッパ
の製造方法に関するものである。
方法に係り、特に、その半導体装置のチャネルストッパ
の製造方法に関するものである。
（従来の技術）
従来、このような分野の技術としては、例えば、以下に
示されるものがあった。
示されるものがあった。
第２図は従来の相補型ＭＯＳ半導体装置の製造工程断面
図、第３図は従来の相補型ＭＯＳ半導体装置の概略平面
図、第４図は第３図のＡ−Ａ’線断面図である。
図、第３図は従来の相補型ＭＯＳ半導体装置の概略平面
図、第４図は第３図のＡ−Ａ’線断面図である。
第３図及び第４図において、１０ばＰ型基板、１１は分
離用酸化膜、１２はチャネルストッパ層、１３はソース
、１４はドレイン、１５は多結晶ゲート電極である。
離用酸化膜、１２はチャネルストッパ層、１３はソース
、１４はドレイン、１５は多結晶ゲート電極である。
以下、第２図を参照しながら従来の０ＭＯ５におけるア
イソレーション凹衿の製造方法について説明する。ここ
では、ＮウェルタイプのＣＭＯＳを例にとって説明する
。
イソレーション凹衿の製造方法について説明する。ここ
では、ＮウェルタイプのＣＭＯＳを例にとって説明する
。
まず、第２図（ａ）に示すように、Ｐ型Ｓｉ基板１に７
０００人程度０熱酸化膜２を形成し、後にＮウェル領域
を形成したい部分の酸化膜をホトリソエツチングで取り
除き、更に露出した基板表面に１０００人程度０熱酸化
膜３を形成する。
０００人程度０熱酸化膜２を形成し、後にＮウェル領域
を形成したい部分の酸化膜をホトリソエツチングで取り
除き、更に露出した基板表面に１０００人程度０熱酸化
膜３を形成する。
次に、その熱酸化膜３のみを突き抜けるような加速エネ
ルギーでＰ゛のイオン打ち込みを行い、その後、１１５
０〜１２００℃程度の熱処理を施すことにより、第２図
（ｂ）に示すＮウェル領域４が形成される。
ルギーでＰ゛のイオン打ち込みを行い、その後、１１５
０〜１２００℃程度の熱処理を施すことにより、第２図
（ｂ）に示すＮウェル領域４が形成される。
次に、基板全面をＩＩＦ液に浸して熱酸化膜を一度完全
に除去した後、良く知られているＬＯＣＯ５法を用いて
アクティブ領域とフィールドｗ４Ｊｊｌｆを形成する。
に除去した後、良く知られているＬＯＣＯ５法を用いて
アクティブ領域とフィールドｗ４Ｊｊｌｆを形成する。
まず、前述したＳｔ露出基板に３００人程０の酸化膜５
．１５００人程度０Ｓｉ３Ｎ４膜６を順次形成した後、
更に、第２図（ｃ）に示すように、ホトリソエツチング
により、後にフィールド領域となる部分のＳｉ３Ｎ４膜
６を取り除く。
．１５００人程度０Ｓｉ３Ｎ４膜６を順次形成した後、
更に、第２図（ｃ）に示すように、ホトリソエツチング
により、後にフィールド領域となる部分のＳｉ３Ｎ４膜
６を取り除く。
次に、ＮチャネルＭＯＳ側のフィールド領域にチャネル
ストップ層を形成するため、ホトリソにより１ｎｌＯ３
側のアクティブ領域とフィールド領域を全て開孔して、
第２図（ｄ）に示すように、その部分にＰ型不純物、例
えばＢ゛のイオン打ち込みを行う。この時、Ｂ′″の打
ち込みエネルギーは、開孔部のフィールド領域のみに不
純物が導入されるよ・うに設定しておかなければならな
い。つまり、酸化膜５のみの領域に対してはＳｉ中にＢ
１が導入されるが、逆に、Ｓｉ３Ｎ４膜６と酸化膜５が
２層になっている領域に対してはＳｉ中にＢ゛が突き抜
けないように打ち込みエネルギーを設定する。例えば、
上述の膜厚構造においては３０Ｋｅｖ以下のエネルギー
が適切である。この場合、イオン打ち込みドーズ量はフ
ィールドＴｒ （フィールドトランジスタ）のＶｔ
（闇値電圧）−２０Ｖを得るためには、３〜６ ＸＩＯ
”ｃｍ−２が必要である。
ストップ層を形成するため、ホトリソにより１ｎｌＯ３
側のアクティブ領域とフィールド領域を全て開孔して、
第２図（ｄ）に示すように、その部分にＰ型不純物、例
えばＢ゛のイオン打ち込みを行う。この時、Ｂ′″の打
ち込みエネルギーは、開孔部のフィールド領域のみに不
純物が導入されるよ・うに設定しておかなければならな
い。つまり、酸化膜５のみの領域に対してはＳｉ中にＢ
１が導入されるが、逆に、Ｓｉ３Ｎ４膜６と酸化膜５が
２層になっている領域に対してはＳｉ中にＢ゛が突き抜
けないように打ち込みエネルギーを設定する。例えば、
上述の膜厚構造においては３０Ｋｅｖ以下のエネルギー
が適切である。この場合、イオン打ち込みドーズ量はフ
ィールドＴｒ （フィールドトランジスタ）のＶｔ
（闇値電圧）−２０Ｖを得るためには、３〜６ ＸＩＯ
”ｃｍ−２が必要である。
次に、第２図（ｅ）に示すように、レジストと露出して
いる酸化膜５を除去した後、フィールド酸化を行い、７
０００人のフィールド酸化膜７と拡散されたボロンによ
って形成されたチャネルストッパＰ”層８を形成する。
いる酸化膜５を除去した後、フィールド酸化を行い、７
０００人のフィールド酸化膜７と拡散されたボロンによ
って形成されたチャネルストッパＰ”層８を形成する。
（発明が解決しようとする問題点）
しかしながら、上記した製造方法は下記のような問題点
を有する。即ち、 チャネルストッパのボロンはフィールド酸化時に酸化膜
に取り込まれるため、Ｓｉ基板の表面濃度は下がる。従
って、チャネルスＩ・ソバとして正常に働かせる、例え
ば、フィールドＴｒのＶＴ ＝２０ Ｖを得るために、
それを見込んだポロンドーズ量の設定を行うようにして
いる。それに加え、従来工程においては前述したように
、低エネルギーでイオン打ち込みを行っているため、イ
オン打ち込み直後のボロンのピーク濃度はＳｉ基板から
６００人程０の深さに位置している。従って、フィール
ド酸化膜中に取り込まれるボロンも多く、予め多量のボ
ロンのイオン打ち込みを行う必要がある。このボロンは
フィールド酸化時に第４図に示すように、横方向にも拡
散し、狭チャネル効果としてＴｒ特性に現れる。従来の
製造方法では前記のように多量のボロンのイオン打ち込
みを行っているため、狭チャネル効果が大きい。即ち、
第４図に示す△Ｗが大きいため、Ｔｒの縮小化の妨げと
なっていた。
を有する。即ち、 チャネルストッパのボロンはフィールド酸化時に酸化膜
に取り込まれるため、Ｓｉ基板の表面濃度は下がる。従
って、チャネルスＩ・ソバとして正常に働かせる、例え
ば、フィールドＴｒのＶＴ ＝２０ Ｖを得るために、
それを見込んだポロンドーズ量の設定を行うようにして
いる。それに加え、従来工程においては前述したように
、低エネルギーでイオン打ち込みを行っているため、イ
オン打ち込み直後のボロンのピーク濃度はＳｉ基板から
６００人程０の深さに位置している。従って、フィール
ド酸化膜中に取り込まれるボロンも多く、予め多量のボ
ロンのイオン打ち込みを行う必要がある。このボロンは
フィールド酸化時に第４図に示すように、横方向にも拡
散し、狭チャネル効果としてＴｒ特性に現れる。従来の
製造方法では前記のように多量のボロンのイオン打ち込
みを行っているため、狭チャネル効果が大きい。即ち、
第４図に示す△Ｗが大きいため、Ｔｒの縮小化の妨げと
なっていた。
本発明は、上記問題点を除去し、狭チャネル効果を低減
し、縮小化を図り得る相補型ＭＯＳ半導体装置の製造方
法を提供することを目的とする。
し、縮小化を図り得る相補型ＭＯＳ半導体装置の製造方
法を提供することを目的とする。
（問題点を解決するための手段）
本発明は、上記問題点を解決するために、ＣＭＯＳのチ
ャネルストッパを形成するに際し、アクティブホトリソ
エソチングによるＳｉＪ＜膜パターニング後に、レジス
トを硬化させ、そのレジストを残存させたまま、ＮＭＯ
５のチャネルストッパ形成ホトリソを行い、その後、高
エネルギー、かつ、低ドーズ量でボロンのイオン打ち込
みを行うようにしたものである。
ャネルストッパを形成するに際し、アクティブホトリソ
エソチングによるＳｉＪ＜膜パターニング後に、レジス
トを硬化させ、そのレジストを残存させたまま、ＮＭＯ
５のチャネルストッパ形成ホトリソを行い、その後、高
エネルギー、かつ、低ドーズ量でボロンのイオン打ち込
みを行うようにしたものである。
（作用）
本発明によれば、上記のように構成したので、チャネル
ストッパのボロンを高いエネルギーでイオン打ち込みを
行うことができる。よって、ボロンのピーク濃度は従来
工程より深い位置に設定することができ、フィールド酸
化膜に取り込まれるボロンも従来工程より少なくできる
ため、同一のフィールドＶＴＦを得るためのイオン打ち
込みドーズ量も低目の設定が可能となる。従って、ボロ
ンの横方向拡散が従来工程より抑制され、トランジスタ
の狭チャネル効果も低減される。
ストッパのボロンを高いエネルギーでイオン打ち込みを
行うことができる。よって、ボロンのピーク濃度は従来
工程より深い位置に設定することができ、フィールド酸
化膜に取り込まれるボロンも従来工程より少なくできる
ため、同一のフィールドＶＴＦを得るためのイオン打ち
込みドーズ量も低目の設定が可能となる。従って、ボロ
ンの横方向拡散が従来工程より抑制され、トランジスタ
の狭チャネル効果も低減される。
（実施例）
以下、本発明の実施例について図面を参照しながら詳細
に説明する。
に説明する。
第１図は本発明の相補型ＭＯＳ半導体装置の製造工程断
面図である。
面図である。
まず、第１図（ａ）に示すように、従来法と同一の方法
でＰ型基板２１にＮウェル層２２、薄い酸化膜（ＩＩ！
厚５００ 人）２３を形成し、更に、表面にホトリソエ
ツチングによって５ｉＪ４膜（膜厚１５００人） ２４
のパクーニングを行う。この時、５ｉｓ０４膜２４上の
ポジ型レジスト２５は除去しないで残存させたままにし
ておく。
でＰ型基板２１にＮウェル層２２、薄い酸化膜（ＩＩ！
厚５００ 人）２３を形成し、更に、表面にホトリソエ
ツチングによって５ｉＪ４膜（膜厚１５００人） ２４
のパクーニングを行う。この時、５ｉｓ０４膜２４上の
ポジ型レジスト２５は除去しないで残存させたままにし
ておく。
次いで、第１図（ｂ）に示すように、基板全面を１５０
℃程度に加熱しながら、遠紫外（２３０〜２５０ｎｍ）
線を照射してレジスト２５を硬化させる。しかる後、従
来と同様な方法でホトリソを行い、ＮＭＯ５側のアクテ
ィブ領域とフィールド領域のレジストを現像液で取り除
くが、その際、レジスト２５は既に硬化されているため
、第１図（ｃ）に示すように、殆どそのまま残存する。
℃程度に加熱しながら、遠紫外（２３０〜２５０ｎｍ）
線を照射してレジスト２５を硬化させる。しかる後、従
来と同様な方法でホトリソを行い、ＮＭＯ５側のアクテ
ィブ領域とフィールド領域のレジストを現像液で取り除
くが、その際、レジスト２５は既に硬化されているため
、第１図（ｃ）に示すように、殆どそのまま残存する。
次に、第１図（ｄ）に示すように、チャネルストッパと
して、ボロンのイオン打ち込みを行うが、５ｔ３Ｎ４膜
２４上にはレジスト２５が乗っているため、従来よりも
高いエネルギーでボロンのイオン打ち込みを行うことが
できる。例えば、レジスト２５の厚みを ６０００人に
した場合、８０Ｋｅｖでボロンのイオン打ち 込みを行
ってもアクティブ領域のＳｉ基板にボロンが突き抜ける
ことはない。
して、ボロンのイオン打ち込みを行うが、５ｔ３Ｎ４膜
２４上にはレジスト２５が乗っているため、従来よりも
高いエネルギーでボロンのイオン打ち込みを行うことが
できる。例えば、レジスト２５の厚みを ６０００人に
した場合、８０Ｋｅｖでボロンのイオン打ち 込みを行
ってもアクティブ領域のＳｉ基板にボロンが突き抜ける
ことはない。
この後は、第１図（ｅ）に示すように、従来と同様な方
法でフィールド酸化を行い、フィールド酸化膜２６と拡
散したチャネルストッパ層２７を形成する。
法でフィールド酸化を行い、フィールド酸化膜２６と拡
散したチャネルストッパ層２７を形成する。
このようにして、得られた相補型ＭＯＳ半導体
・装置は、第５図に示すように、ボロンの横方向拡散が
従来工程より抑制されて、第４図に示される△Ｗに比べ
て、その幅を△Ｗ′と大幅に縮小することができる。例
えば、従来のように、３０Ｋｅν、３．５ ＸＩＱ”ｃ
ｍ−”のボロンのイオン打ち込みを行い、１０００“Ｃ
で７５００人のフィールド酸化膜を形成していたプロセ
スにおいては、ＶＴＦＰ （ポリシリゲートフィール
ドＴｒの闇値電圧ＶＴ）は２０Ｖ 、３μｍのアクティ
ブ幅のトランジスタの１ｄｓ（ドレイン・ソース間電流
）は１０μＡであった。これに対して、本発明の場合に
は、５０Ｋｅｖ 、１．６ ｘｌＯＩ３ｃｍ−”のボロ
ンのイオン打ち込みを行い、以下同一のプロセス条件で
処理するとＶＴＦＰ ＝２０Ｖ 、アクティブ幅３μｍ
のトランジスタのｒｄｓ＝２０μＡと、倍の電流値が得
られた。この結果は、本発明による狭チャネル効果の低
減を裏付けている。
・装置は、第５図に示すように、ボロンの横方向拡散が
従来工程より抑制されて、第４図に示される△Ｗに比べ
て、その幅を△Ｗ′と大幅に縮小することができる。例
えば、従来のように、３０Ｋｅν、３．５ ＸＩＱ”ｃ
ｍ−”のボロンのイオン打ち込みを行い、１０００“Ｃ
で７５００人のフィールド酸化膜を形成していたプロセ
スにおいては、ＶＴＦＰ （ポリシリゲートフィール
ドＴｒの闇値電圧ＶＴ）は２０Ｖ 、３μｍのアクティ
ブ幅のトランジスタの１ｄｓ（ドレイン・ソース間電流
）は１０μＡであった。これに対して、本発明の場合に
は、５０Ｋｅｖ 、１．６ ｘｌＯＩ３ｃｍ−”のボロ
ンのイオン打ち込みを行い、以下同一のプロセス条件で
処理するとＶＴＦＰ ＝２０Ｖ 、アクティブ幅３μｍ
のトランジスタのｒｄｓ＝２０μＡと、倍の電流値が得
られた。この結果は、本発明による狭チャネル効果の低
減を裏付けている。
なお、第５図において、３０はＰ型基板、３１は分離用
酸化膜、３２はチャネルストッパ層、３３は多結晶シリ
コンゲート電極を示している。
酸化膜、３２はチャネルストッパ層、３３は多結晶シリ
コンゲート電極を示している。
また、本発明は上記実施例に限定されるものではなく、
本発明の趣旨に基づいて種々の変形が可能であり、これ
らを本発明の範囲から排除するものではない。
本発明の趣旨に基づいて種々の変形が可能であり、これ
らを本発明の範囲から排除するものではない。
（発明の効果）
以」二、詳細に説明したように、本発明によれば、チャ
ネルストッパのボロンを高いエネルギーでイオン打ち込
みすることができるので、ボロンのピーク濃度は従来工
程より深い位置に設定することができる。従って、フィ
ールド酸化膜に取り込まれるボロンも従来工程より少な
（できるため、同一のフィールドＶＴＦを得るためのイ
オン打ち込みドーズ量も低目の設定が可能となる。この
ことは、ボロンの横方向拡散が従来工程より抑制される
ことを意味しており、従って、トランジスタの狭チャネ
ル効果も低減される。
ネルストッパのボロンを高いエネルギーでイオン打ち込
みすることができるので、ボロンのピーク濃度は従来工
程より深い位置に設定することができる。従って、フィ
ールド酸化膜に取り込まれるボロンも従来工程より少な
（できるため、同一のフィールドＶＴＦを得るためのイ
オン打ち込みドーズ量も低目の設定が可能となる。この
ことは、ボロンの横方向拡散が従来工程より抑制される
ことを意味しており、従って、トランジスタの狭チャネ
ル効果も低減される。
このように、従来工程に比べ、狭チャネル効果を大幅に
低減できるため、同一のデザインルールで製造する場合
、従来より高い伝達コンダクタンスｇｍのトランジスタ
が実現できる。言い換えれば、従来と同一の伝達コンダ
クタンスｇｍのトランジスタを得るのであれば、トラン
ジスタのアクティブ幅を大幅に小さくすることができる
。
低減できるため、同一のデザインルールで製造する場合
、従来より高い伝達コンダクタンスｇｍのトランジスタ
が実現できる。言い換えれば、従来と同一の伝達コンダ
クタンスｇｍのトランジスタを得るのであれば、トラン
ジスタのアクティブ幅を大幅に小さくすることができる
。
第１図は本発明の相補型ＭＯＳ半導体装置の製造工程断
面図、第２図は従来の相補型ＭＯＳ半導体装置の製造工
程断面図、第３図は従来の相補型ＭＯＳ半導体装置の概
略平面図、第４図は第３図のＡ−Ａ ’線断面図、第５
図は本発明の相補型ＭＯ８半導体装置の断面図である。 ２１・・・Ｐ型基板、２２・・・Ｎウェル層、２３・・
・酸化膜、２４・・・５ｉＪ４膜、２５・・・レジスト
、２６・・・フィールド酸化膜、２７・・・チャネルス
トッパ層。
面図、第２図は従来の相補型ＭＯＳ半導体装置の製造工
程断面図、第３図は従来の相補型ＭＯＳ半導体装置の概
略平面図、第４図は第３図のＡ−Ａ ’線断面図、第５
図は本発明の相補型ＭＯ８半導体装置の断面図である。 ２１・・・Ｐ型基板、２２・・・Ｎウェル層、２３・・
・酸化膜、２４・・・５ｉＪ４膜、２５・・・レジスト
、２６・・・フィールド酸化膜、２７・・・チャネルス
トッパ層。
Claims (1)
- 【特許請求の範囲】 （ａ）半導体基板上に選択酸化を行うためのマスク材料
を形成する工程と、 （ｂ）ホトリソエッチングにより該マスク材料を部分的
に除去する工程と、 （ｃ）前記ホトリソで残存せしめたレジストに遠紫外線
を照射して該レジストを硬化させる工程と、 （ｄ）前記ホトリソエッチングによりマスク材料を除去
した領域とレジストを残存させた領域の両方を含む前記
基板上の一部の領域をホトリソにより開孔する工程と、 （ｅ）該開孔部分にイオンを注入する工程を順に施すよ
うにしたことを特徴とする相補型ＭＯＳ半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62101772A JPS63268266A (ja) | 1987-04-27 | 1987-04-27 | 相補型ｍｏｓ半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62101772A JPS63268266A (ja) | 1987-04-27 | 1987-04-27 | 相補型ｍｏｓ半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63268266A true JPS63268266A (ja) | 1988-11-04 |
Family
ID=14309507
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62101772A Pending JPS63268266A (ja) | 1987-04-27 | 1987-04-27 | 相補型ｍｏｓ半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63268266A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016012690A (ja) * | 2014-06-30 | 2016-01-21 | セイコーインスツル株式会社 | 半導体装置の製造方法 |
-
1987
- 1987-04-27 JP JP62101772A patent/JPS63268266A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016012690A (ja) * | 2014-06-30 | 2016-01-21 | セイコーインスツル株式会社 | 半導体装置の製造方法 |
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