JPS626665B2 - - Google Patents

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JPS626665B2
JPS626665B2 JP9521978A JP9521978A JPS626665B2 JP S626665 B2 JPS626665 B2 JP S626665B2 JP 9521978 A JP9521978 A JP 9521978A JP 9521978 A JP9521978 A JP 9521978A JP S626665 B2 JPS626665 B2 JP S626665B2
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JP
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film
gate
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oxidation
contact hole
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JP9521978A
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English (en)
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JPS5522829A (en
Inventor
Shinichiro Yamamoto
Hideo Ootsuka
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CHO ERU ESU AI GIJUTSU KENKYU KUMIAI
Original Assignee
CHO ERU ESU AI GIJUTSU KENKYU KUMIAI
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Description

【発明の詳細な説明】 この発明は素子の集積度を改善した半導体装置
の製造方法に関する。
初期の絶縁ゲート形電界効果トランジスタ(以
下IG―FETと略称する)ではAlをゲートとする
AlゲートIG―FETが用いられていた。しかしAl
ゲートIG―FETはパターン寸法もさることなが
ら、ソース、ドレイン両領域とゲート金属との間
のマスク合せ余裕、ソース、ドレイン両拡散層と
ソース、ドレイン両コンタクト孔との間のマスク
合せ余裕等を考慮するため、素子寸法は仲々縮小
することはできなかつた。しかし最近ではAlゲ
ートIG―FETに関しては、イオン注入法による
自己整合ゲートの概念、さらにはシリコンゲー
ト、リフラクトリ(Refractory)メタルゲートIG
―FET等の自己整合ゲートの概念が各々導入さ
れて、最小寸法に関する設計基準を厳しくするこ
となく、集積密度の向上がはかられるようになつ
た。しかしながらソース、ドレインおよびゲート
各領域からの電極取出し孔の開孔に関しては、ソ
ース、ドレインいずれか一方のゲートに対する自
己整合方式による開孔法は提案されているが、同
時に自己整合的に開孔する方法は未だ開発されて
いない。したがつてコンタクト孔の周りの設計基
準はかなり余裕をもつて設定されているのが現状
であり、電子ビーム露光技術、ドライエツチング
等微細パターン形成技術の進歩にもかかわらず、
このことが素子の集積密度向上の障害の一つにな
つていた。
この発明は上記のような事情を考慮してなされ
たものであつて、その目的とするところは絶縁ゲ
ート形電界効果トランジスタにおいて、ソース、
ドレインおよびゲート各コンタクト孔開孔のため
の位置合せを同時に自己整合的に行なうことによ
つて素子の集積密度を大幅に向上させることがで
きる半導体装置の製造方法を提供することにあ
る。
以下図面を参照してこの発明の一実施例を説明
する。
第1図ないし第17図は各々この発明の半導体
装置の製造方法の各工程を示す断面図で、第18
図は製造後の素子の平面図である。
先ず第1図に示すようにP型のシリコン基板1
の主面にフイールド酸化膜2を形成した後、素子
を形成する部分のフイールド酸化膜2を選択除去
する。次に第2図に示すように、上記フイールド
酸化膜2を除去したことによつて露出する、シリ
コン基板1の露出面に300(Å)程度の厚みにゲ
ート酸化膜3を成長させる。ゲート酸化膜3成長
後、第3図に示すようにゲート酸化膜3、フイー
ルド酸化膜2各々の露出面全面に、5000(Å)の
厚みの多結晶シリコン膜4、800(Å)の窒化シ
リコン膜5、500(Å)のシリコン酸化膜6をこ
の順で被着形成する。次に上記シリコン酸化膜6
の露出面全面に、ネガ型の感電子ビーム、レジス
トを一様に塗布した後、ソース、ドレイン両コン
タクト孔形成予定領域およびゲート形成予定領域
各々にI1(Q/cm2)なる照射量の電子ビームを照
射し、一方ゲート形成予定領域の一部、ゲートコ
ンタクト孔形成予定領域にはI2(Q/cm2)(I2
I1)なる照射量の電子ビームを照射する。電子ビ
ーム照射後、上記感電子ビーム、レジストの現像
処理を行なう。第4図は上記現像処理後の基板の
状態を示すもので、7はソースコンタクト孔形成
予定領域に残存したレジスト膜、8はゲート形成
予定領域に残存したレジスト膜、9はドレインコ
ンタクト孔形成予定領域に残存したレジスト膜で
ある。また第5図は上記現像処理後、第4図に示
す基板のA―A′線に沿つた断面図を示すもの
で、上記ゲート形成予定領域に残存したレジスト
膜8のゲートコンタクト孔形成予定領域G部分
は、他の部分よりも大きな照射量の電子ビームが
照射されたため、レジスト膜が厚く残存してい
る。次に上記各レジスト膜7,8,9をエツチン
グ用のマスクとして、先ずシリコン酸化膜6をプ
ラズマにより選択エツチングする。そして次に上
記エツチングによつて残存したシリコン酸化膜6
をエツチング用のマスクとして前記窒化シリコン
膜5を選択エツチングする。第6図は上記窒化シ
リコン膜5エツチング後の基板の状態を示すもの
で、図示するようにソース、ドレイン両コンタク
ト孔形成予定領域各々にはパターン化された窒化
シリコン膜5a,5b各々が残存している。同様
にゲート形成予定領域にはパターン化された窒化
シリコン膜5cが残存している。また第7図は窒
化シリコン膜5エツチング後、第6図に示す基板
のB―B′線に沿つた断面図を示すもので、ゲート
コンタクト孔形成予定領域Gには、前記レジスト
膜8の膜厚差により、シリコン酸化膜6と窒化シ
リコン膜5cとの積層構造が残存している。次に
上記残存した窒化シリコン膜5a〜5c各々を耐
酸化性膜のマスクとして、前記多結晶シリコン膜
4を選択酸化する。第8図は上記酸化後の基板の
状態を示すもので、図示するように窒化シリコン
膜5a〜5c各々が残存していない多結晶シリコ
ン膜4の表面領域にはシリコン酸化膜10が形成
されている。次に基板の露出面全面にレジストを
一様に塗布した後、ゲート形成予定領域に残存し
ている窒化シリコン膜5cを覆うように露光し、
さらにその後現像処理を行なう。次に上記現像処
理によつて残存したレジスト膜11をエツチング
用のマスクとして第9図に示すように、前記ソー
ス、ドレイン両コンタクト孔形成予定領域に残存
する窒化シリコン膜5a,5bを除去する。窒化
シリコン膜5a,5b除去後、前記形成したシリ
コン酸化膜10をエツチング用のマスクとして、
前記多結晶シリコン膜4を選択エツチングする。
第10図は上記多結晶シリコン膜4エツチング後
の基板の状態を示すもので、ゲート、ドレイン両
コンタクト孔形成予定領域各々には貫通孔12
a,12b各々が形成されている。次に第11図
に示すようにゲート形成予定領域に残存するレジ
スト膜11を除去する。レジスト膜11除去後、
露出する部分の前記ゲート酸化膜3と前記形成し
たシリコン酸化膜10を選択除去する。第12図
はソース、ドレイン両コンタクト孔形成予定領域
のゲート酸化膜3が除去された状態を示すもの
で、ソース、ドレイン形成予定領域に対するコン
タクト孔13a,13bが形成されている。
次に第13図に示すように窒化シリコン膜5c
をエツチング用のマスクとして、前記多結晶シリ
コン膜4をエツチングする。多結晶シリコン膜4
エツチング後、前記形成されたコンタクト孔13
a,13bから100KeVに加速されたAsをシリコ
ン基板1に4×1615(1/cm2)の濃度となるよう
に打込む。第14図はAsを打ち込んだ後の基板
の状態を示すもので、図示するようにシリコン基
板11の表面領域にはN型のソース拡散領域14
およびドレイン拡散領域15が各々形成されてい
る。ソース、ドレイン両拡散領域14,15形成
後、窒化シリコン膜5cをエツチングする。この
とき前記ゲートコンタクト孔形成予定領域G部分
の窒化シリコン膜5cはシリコン酸化膜6によつ
て覆われているので、この部分の窒化シリコン膜
5cはエツチングされず残存する。次に基板の露
出面全面に窒化シリコン膜を新たに被着形成し、
この後第15図に示すように前記コンタクト孔1
3a,13bを覆うように窒化シリコン膜16
a,16bを残存させる。この後、高温酸化性雰
囲気中で多結晶シリコン膜4を酸化すると、第1
6図に示すように多結晶シリコン膜4の露出面が
シリコン酸化膜17によつて覆われた構造が得ら
れる。このとき得られるシリコン酸化膜17は例
えば2000(Å)程度の厚みであるが、高圧酸化を
行なえば5000(Å)程度の厚みを得ることは容易
である。次にゲートコンタクト孔形成予定領域G
部分のシリコン酸化膜6を選択的にエツチングし
た後、窒化シリコン膜のエツチングを行なう。窒
化シリコン膜のエツチングを行なう際、上記シリ
コン酸化膜6のエツチングによつて露出するゲー
トコンタクト孔形成予定領域G部分の窒化シリコ
ン膜5c、および前記形成された窒化シリコン膜
16a,16bが各々除々され、ソースコンタク
ト孔、ドレインコンタクト孔およびゲートコンタ
クト孔が同時に開孔される。この後配線用の金属
例えばAlを基板の露出面全面に蒸着し、パター
ニングを施すことによりソース引出し電極、ドレ
イン引出し電極およびゲート引出し電極各々を形
成することによつてNチヤンネルの絶縁ゲート形
電界効果トランジスタが完成する。第17図は上
記ソース引出し電極18およびドレイン引出し電
極19各々が形成された状態を示すものである。
また第18図は上記完成したトランジスタを示す
平面図で、図中20はゲート引出し電極を、21
〜23は各々前記開孔されたソースコンタクト
孔、ドレインコンタクト孔およびゲートコンタク
ト孔を示す。そしてこれらの各コンタクト孔21
〜23各々の形成位置は、前記電子ビーム照射
時、照射量を異ならせて照射する際に位置決めさ
れているので、ソース、ドレインおよびゲート各
コンタクト孔21〜23の開孔は同時に自己整合
的に行なわれる。したがつてソース、ドレインお
よびゲート各コンタクト孔21〜23を開孔する
際、従来必要としていた位置合せのための寸法余
裕はほとんど不必要となるので、その分だけ素子
の集積度を向上させることができる。例えば従来
のシリコンゲートIG―FETの設計基準例では、
最小コンタクト孔が6μ×6μで、マスク間合せ
精度2μのものが知られている。これによると多
結晶シリコンに対するコンタクト孔を開孔するた
めの寸法余裕を2μ、拡散層に対するコンタクト
孔を開孔するための寸法余裕を4μ各々必要とす
るので、拡散層の幅は最小14μを必要とするが、
これに対し本発明の方法を用いれば10μにするこ
とが可能である。この効果はスタテイツク型
RAMやマスクROM等、拡散層に対するコンタク
ト孔の数が多い半導体装置におけるチツプサイズ
の縮小化に大きく寄与する。また第17図から明
らかなようにソース、ドレイン両拡散領域14,
15各々の形状は、ソース、ドレイン両引出し電
極18,19を形成するAlが直接接触する領域
で接合深さが深くなつているので、シート抵抗の
低下およびAlのシリコン基板1への突き抜け現
象に対しマージンがとれる構造が自然に実現され
る。
なおこの発明は上記した実施例に限定されるも
のではなく、例えば上記実施例ではNチヤンネル
のシリコンゲートIG―FETの製造方法について
説明したがPチヤンネルのものについても適用で
きることはもちろんである。またさらにゲートと
なる多結晶シリコンの代わりに、高融点金属例え
ばMo、W等とシリコンからなる高融点金属シリ
サイドをゲート材料として用いても良い。さらに
レジストとしてネガ型の感電子ビーム用レジスト
を使用する場合について説明したが、これはポジ
型でもよくさらに感X線用レジスト等でもよいこ
とはもちろんである。
以上詳細に説明したようにこの発明によれば、
絶縁ゲート形電界効果トランジスタにおいて、ソ
ース、ドレインおよびゲート各コンタクト孔を開
孔するための位置合せを同時に自己整合的に行な
うようにしたことによつて、素子設計の際の寸法
余裕が不必要となりもつて素子の集積密度を大幅
に向上させることができる半導体装置の製造方法
を提供することができる。
【図面の簡単な説明】
第1図ないし第17図は各々この発明の半導体
装置の製造方法の各工程を示す断面図、第18図
は製造後の素子の平面図である。 1…シリコン基板、2…フイールド酸化膜、3
…ゲート酸化膜、4…多結晶シリコン膜、5,5
a〜5c,16a,16b…窒化シリコン膜、
6,10,17…シリコン酸化膜、7〜9,11
…レジスト膜、12a,12b…貫通孔、13
a,13b…コンタクト孔、14…ソース拡散領
域、15…ドレイン拡散領域、18…ソース引出
し電極、19…ドレイン引出し電極、20…ゲー
ト引出し電極、21…ソースコンタクト孔、22
…ドレインコンタクト孔、23…ゲートコンタク
ト孔。

Claims (1)

    【特許請求の範囲】
  1. 1 絶縁ゲート型電界効果トランジスタの製造方
    法において、フイールド、ゲート両酸化膜上に多
    結晶シリコン膜あるいは高融点金属シリサイド
    膜、耐酸化性膜、第1の酸化膜及びフオトレジス
    ト膜をこの順で連続して積層堆積する工程と、ゲ
    ートコンタクト孔形成予定領域における照射量が
    大となるようにソース、ドレイン両コンタクト孔
    形成予定領域及びゲート形成予定領域の前記フオ
    トレジスト膜に荷電粒子を照射する工程と、前記
    フオトレジスト膜を現像してソース、ドレイン両
    コンタクト孔形成予定領域及びゲート形成予定領
    域にフオトレジスト膜を残すとともに前記ゲート
    コンタクト孔形成予定領域にはこれらよりも厚い
    フオトレジスト膜を残す工程と、前記工程で残存
    したフオトレジスト膜をマスクとしたプラズマエ
    ツチングにより前記第1の酸化膜を選択除去し前
    記ゲートコンタクト孔形成予定領域にのみ厚い第
    1の酸化膜を残す工程と、前記工程で残存した第
    1の酸化膜をマスクとして前記耐酸化性膜を選択
    除去し前記ゲートコンタクト孔形成予定領域のみ
    に前記耐酸化性膜と第1の酸化膜からなる積層構
    造を残す工程と、前記工程で残存した耐酸化性膜
    をマスクとして前記多結晶シリコン膜あるいは高
    融点金属シリサイド膜の表面を選択酸化して第2
    の酸化膜を形成する工程と、ゲート形成予定領域
    以外の前記耐酸化性膜を除去する工程と、前記第
    2の酸化膜をマスクとしてソース、ドレイン両コ
    ンタクト孔形成予定領域の前記多結晶シリコン膜
    あるいは高融点金属シリサイド膜を選択除去する
    工程と、上記工程で残された多結晶シリコン膜あ
    るいは高融点金属シリサイド膜をマスクとしてソ
    ース、ドレイン両コンタクト孔形成予定領域のゲ
    ート酸化膜を選択除去してソース、ドレイン両コ
    ンタクト孔を形成する工程と、前記耐酸化性膜を
    マスクとしてゲート形成予定領域以外の多結晶シ
    リコン膜あるいは高融点金属シリサイド膜を選択
    除去しゲート形成予定領域にのみ残す工程と、前
    記フイールド酸化膜及び耐酸化性膜をマスクとし
    て不純物を注入しソース、ドレイン両領域を形成
    する工程と、前記ゲートコンタクト孔形成予定領
    域のみを残しそれ以外の位置の前記耐酸化性膜を
    除去する工程と、前記ソース、ドレイン両コンタ
    クト孔をマスクして前記多結晶シリコン膜あるい
    は高融点金属シリサイド膜の表面を酸化し第3の
    酸化膜を形成する工程と、前記ゲートコンタクト
    孔形成予定領域に残された第1の酸化膜及びその
    下部の耐酸化性膜を除去して前記第3の酸化膜に
    前記多結晶シリコン膜あるいは高融点金属シリサ
    イド膜に対するゲートコンタクト孔を形成する工
    程と、配線用金属を被着した後これをパターニン
    グしてソース、ドレイン、ゲート各引出し電極を
    形成する工程とを具備したことを特徴とする半導
    体装置の製造方法。
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