JPS59155125A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPS59155125A
JPS59155125A JP2970983A JP2970983A JPS59155125A JP S59155125 A JPS59155125 A JP S59155125A JP 2970983 A JP2970983 A JP 2970983A JP 2970983 A JP2970983 A JP 2970983A JP S59155125 A JPS59155125 A JP S59155125A
Authority
JP
Japan
Prior art keywords
layer
resist
resist layer
resist pattern
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2970983A
Other languages
English (en)
Inventor
Kenji Maeguchi
前口　賢二
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2970983A priority Critical patent/JPS59155125A/ja
Priority to US06/575,921 priority patent/US4564583A/en
Publication of JPS59155125A publication Critical patent/JPS59155125A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/004—Photosensitive materials
    • G03F7/09—Photosensitive materials characterised by structural details, e.g. supports, auxiliary layers
    • G03F7/095—Photosensitive materials characterised by structural details, e.g. supports, auxiliary layers having more than one photosensitive layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H01L21/2652—Through-implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
    • H01L21/76216—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers
    • H01L21/76218—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers introducing both types of electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers, e.g. for isolation of complementary doped regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0928—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising both N- and P- wells in the substrate, e.g. twin-tub

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Structural Engineering (AREA)
  • Architecture (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Photosensitive Polymer And Photoresist Processing (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、半導体装置の製造方法の改良に関する。
〔発明の技術的背景〕
従来、半導体装置例えばＭＯ８型トランジスタは第１図
（、）〜（、）に示す如く製造されていた。
［ｉ）まず、例えばｐ型半導体基板１上に厚い絶縁膜２
を形成する（第１図（−）図示）。つづいて、写真蝕刻
法によシこの絶縁膜２の素子形成予定部に対応する部分
のみ選択的に除去し、フィール・ド領域３を形成する。
次いで、熱処理を施して霧出する基板１上に薄い熱酸化
膜４を形成子る。礎に、全面にレジスト層を形成した後
写真蝕刻法によシチャネル領域形成予定部に対応する部
分が開口されたレジスト層やターン５を形成する。しか
る後、このレジストパターン５をマスクとして基板１表
面にｐ型不純物をイオン注入し、チャネル領域のしきい
値を制御するイオン注入層６を形成暖う（第１ｎ６）図
示）。
〔１１〕　次に、前記レジストパターン５を除去した後
、全面に多結晶シリコン層７を形成する。
つづいて、写真蝕刻法によシこの多結晶シリコン層７上
のダート電極形成予定部にレジストパターン８を形成す
る（第１図（ｃ）図示）。次いで、このレジストパター
ン８をマスクとして前記多結晶シリコン屑６及び熱酸化
膜４を順次選択的にエツチング除去し、ダート電極９、
ダート絶縁膜１０を形成する。更゛に、同しジス）　Ａ
？ターン８をマスクとして基板１表面に高濃度のｎ型不
純物をイオン注入する（第１図（ｄ）図示）。ひきつづ
き、レジスト層ぐターン８を剥離後、熱処理を施してｎ
　型のソース、ドレイン領域１１゜１２を形成する。以
下全面に眉間絶縁膜１３を形成した後、前記ソース、ド
レイン領域１ノ。
１２の一部に対応する眉間絶縁膜１３部分にコンタクト
ホール１４，１５を形成し、更にコンタクトホール１４
，１５に配線１６．１７を形成してＭＯ８型トランジス
タを製造する（第１図（、）図示）。
〔背景技術の問題点〕
しかしながら、前述した製造方法によれば、イオン注入
層６とソ、−ストレイン領域１１．１２とを夫々別々の
ＰＥＰ工程によるレジス）　Ａ？ターン５，８をマスク
として形成するため、これらの領域６及び１１．１２を
互いに自己整合的に形成することが困難である。このよ
うなことがら、第１図（ｄ）に示す如くイオン注入層６
とソース、ドレイン領域１１．１２とに部分的に重なシ
部分が生じてソース、ドレイｙ　領域１．１　ｅ　１２
中の一部分の不純物濃度が低下し、抵抗増加をもたらし
て素子特性が変化する。また、レジストノナターン８を
マスクとしてイオン注入を行なう際、前述した重なり部
分での基板１表面が損傷して素子特性の劣化を招く。
更に、前述の如（ＰＥＰ工程を２回行なうため、歩留シ
が低下し製品のコスト高を招く。
〔発明の目的〕
本発明は上記°事情に鑑みてなされたもので、素子特性
の安定化を図るとともに、ＰＥＰ工程を減少して製品コ
ストの低減を達成し得る半導体装置の製造方法を提供す
ることを目的とするものである。
〔発明の概要〕
本発明は、半導体基板もしくは絶縁性基板上の半導体層
上に直接あるいは絶縁膜を介して少なくともポジ型及び
ネガ型からなる２層のレジスト層を形成する工程と、こ
れら２層のレジスト層の所定領域を露光する工程とｄ層
のレジスト層を現像処理して第１のレジストパターンヲ
形成する工程と、このレジストハターンを剥離した後下
層のレジスト層を現像処理して第２のレジス）／−Ｐタ
ーンを形成する工程とを具備し、前記第１．第２のレジ
メ）　ｉ４ターンを不純物のイオン注入用マスクとして
用いることによって素子特性の安定化とともに、ＰＥＰ
工程を減少して製品コストの低減を達成できるものであ
る。
〔発明の実施例〕
以下、本発明をＭＯ８型トランジスタの製造方法に適用
した場合について第２図（、）〜（ｆ）を参照して説明
する。
〔１〕まず、例えばｐ型のＳｔ基板２゛１上に絶経膜と
しての厚さ８０００１の酸化膜２２を形成した（第２図
（−）図示）。つづいて、写真蝕刻法によりこの酸化膜
２２の素子形成予定部に対応する部分のみ選択的に除去
し、フィールド領域２３を形成した。次いで、熱処理を
施して露出する基板２１上に厚さ８０（）Ｘの薄い酸化
膜２４を形成した。更に、全面に電極材料層としての多
結晶シリコン層２５を形成した。ひきつづき、全面に夫
々厚さ４０００Ｘのネガレジスト（東京応イＬ゛ｉ業（
株）製部品名：’ＯＭＲ−８ａ　）、ポジレジスト（東
京応化工業＠）製部品名；　０ＦＰＲ−７８）を塗布し
てネガレジスト層２６、ポジレジスト層２７を順次形成
した。この後、チャネル領域形成予定部に対応するポジ
レジスト層２７、ネガレジスト層２６部分に選択的に紫
外線を照射して露光した（第２図（ｂ）図示）。この結
果、露光されたポジレジスト層２７では崩壊反応が起こ
シ、露光されたネガレジスト層２６では架橋反応が起こ
った。
〔１１〕次に、ポジレジスト用の現像液を用いて露光さ
れたポジレジスト層２７を溶解除去し、第１のレジスト
層リーンとしてのダート電極形成予定部に対応する部分
が開孔されたポジレジスト層やターン２８を形成した。
つづいて、このポジレジスト“パターン２８をマスクと
して前記基板２１表面にｐ型不純物例えば？ロンをイオ
ン注入してチャネル領域のしきい値を制御するイオン注
入層２９を形成した（第２図（Ｃ）図示）。
次いで、前記ポジレジストパターン２８を剥離した後、
ネガレジスト用の現像液を用いて露光されないネガレジ
スト層２６を溶解除去し、ポジレジストパターン２８と
は逆ノやターンのネガレジストパターン（第２のレジス
ト層ぐターン）３０を形成した（第２図（ｄ）図示）。
更に、このネガレジストパターン３０をマスクとして前
記多結晶シリコン層２５、薄い酸化膜２４を選択的に除
去し、ダート電極３１、ダート絶縁膜３２を形成した。
この後、ネガレジスト）Ｊ？パターン０をマスクとして
基板２１表面にｎ型不純物例えばリンをイオン注入した
（第２図（、）図示）。
ひきつづき、ネガレジストノＪ？ターン３０を剥離後、
熱処理を施して計型のソース、ドレイン領域３３．３４
を形成した。以下、全面に層間絶縁膜３５を形成した後
、前記ソース、ドレイン領域３３．３４の一部に対応す
る眉間絶縁膜３５部分にコンタクトホール３６−ｓ７を
形成し、更にコンタクトホールｓｅ、ｓｖに配ａ３Ｂ、
、、３９を形成してＭＯ８型トランジスタを製造する（
第２図（ｆ）図示）。
しかして、本発明によれば、基板２１上に熱酸・化膜２
′４、多結晶２５を介して順次積層したポジレジスト層
２７、ネガレジスト層２６を１回の露光と２回の現像処
理で互に反転したイオン注入層２９形成用のポジレジス
トパターン２８とソース、ドレイン領域３３．３４形成
用のネガレジス）／母ターン３０とを形成できる。
チャネル領域のしきい値制御用のイオン注入層２９とソ
ース、ドレイン領域３３．３４とを互に自己整合的に形
成することができる。したがって、従来の如く、イオン
注入層とソース、ドレイン領域との重ａｂ部分に起因し
てソース、ドレイン領域中の一部の抵抗増加が生じて素
子特性が変化したシ、重なシ部分で基板表面が損傷して
素子特性が劣化したシすることを回避できる。
また、ネガレジストパターン３０は従来と同様にｒ−）
電極３１のエツチングマスクとして使用できるため、ダ
ート電極３１とソース、ドレイン領域３３．３４とを自
己整合的に形成できる。
更に、前述の如くポジレジストパターン２８とネガレジ
スト層ぐターン３０とが１回の露光と２回の現像処理で
形成できるため、歩止シを向上させ、製品のコスト低減
を図ることができる。
なお、上記実施例ではネガレジスト層とポジレジスト層
を順次積層したが、これに限らず、例えば順序を逆にし
て積層してもよいし、あるいはレジスト層間にスＡツタ
ｓｉｏ、ｇ等の光を透過する物償を介在させ、上層のレ
ジスト層のノリーンの形成時もしくは該パターンの除去
時に下層のレジストパターンとなる部分が除去され々い
ようにしてもよい。
上記実施例ではパターンをポジレジスト層、ネガレジス
ト層の紫外線を照射して露光を行なりたが、とれに限ら
ず、例えば短波長紫外線（ｄｅ＠ｐ　ＵＶ　）、Ｘ線、
電子線、イオンビーム等を照射して露光を行なってもよ
い。なお、デジレジ、スト層及びネガレジスト層の種類
は露光源あるいは照射源に適宜合わせて選択すればよい
。
上記実施例では半導体基板表面にチャネル領域　ソース
、ドレイン領域を形成する場合について述べたが、これ
に限らず、絶縁性基板上の半導体層表面にそれらの領域
を形成する場合についても同様に適用できる。
上記実施例では、ポジレジストパター７　ヲーｒスクと
して基板表面にゾロンをイオン注入したが、これに限ら
ず、ＩｎあるいはＰ　、　Ａｓ等のｎ型の導電性不純物
でもよい。更にＣ，Ｎ、Ｏ，等の非導電性をイオン注入
して基板表面チャネル領域を非晶質化した後、熱処理を
施して再結晶化してもチャネル領域のしきい値を制御で
きる。
上記実施例ではｎチャネルのＭＯＳ　’　）ランジスタ
の場合について述べたが、これに限らず、ｐチャネルの
ＭＯＳ　）ランジスタについても同様に適用できる。
〔発明の効果〕
以上詳述した如く本発明によれば、素子特性が安定であ
るとともに、ＰＥＰ工程を減少して製品コストの低減を
達成し得る半導体装置の製造方法を提供できるものであ
る。
【図面の簡単な説明】
第１図（、）〜（、）は従来のＭＯ８型トランジスタの
製造方法を工程順に示す断面図、第２図（、）〜（ｆ）
は本発明の一実施例であるＭＯ８型トランジスタの製造
方法を工程順に示す断面図である。 ２ノ・・・ｐ型のｓｉ基板、２２．２４・・・酸化膜、
２３・・・フづ−ルド領域、２　ｓ・・・多結晶シリコ
ン層（電極材料層）、２６・・・ネガレジスト層、２７
・・・ポジレジスト層、２８・・・デジレジスト層等タ
ーン（第１のレジスト層やターン）、２９・・・イオン
注入層、３０・・・ネガレジストパターン（第２のレジ
ストパターン）、３ノ・・・ダート電極、３２・・・ダ
ート絶ｎＦｚ　　３ｓ・・・計型のソース領域、３４・
・・計型のドレイン領域、３５・・・層間絶縁膜、３６
　、　、？　７・・・コツタクトホール、３８．３９・
・・配線。

Claims (4)

    【特許請求の範囲】
  1. （１）半導体基板もしくは絶縁性基板上の半導体層上に
    直接あるいは絶縁膜を介して少なくともポジ型及びネガ
    型からなる２層のレゾスト層を形成する工程と、これら
    ２層のレジスト層の所定領域を露光する工程と、上層の
    レジスト層を現像処理して第１のレジストパターンを形
    成□　　する工程と、とのレジスト層リーンを剥離した
    後下層のレジスト層を現像処理して第２のレジメ）　ｔ
    ＋ターンを形成する工程とを具備し、前記第１＃第２の
    レジストパターンを不純物のイオン注入用マスクとして
    用いることを特徴とする半導体装置の製造方法。
  2. （２）半導体基板もしくは絶縁性基板上の半導体層上に
    薄い絶縁膜を形成する工程と、全面にダート電極材料層
    を形成した後少なくともポジ型及びネガ型からなる２層
    のレジスト層を形成する工程と、これら２層のレジスト
    層の所定領域を露光する工程と、上層のレジスト層を現
    像処理してダート電極形成予定部に対応する部分が開口
    された第１のレジストパターンを形成した後、該ノ９タ
    ーンをマスクとして前記半導体基板もしくは半導体層に
    第１の不純物をイオン注入する工程と、前記レジスト層
    やターンを除去し他方のレジスト層を現像処理して第２
    のレジスト１．ノぐターンを形成した後、該レジストパ
    ターンをマ゛・スフとして前記半導体基板もしくは半導
    体層顛第２の不純物をイオン注入する工程とを具備する
    ことを特徴とする特許請求の範囲第１項記載の半導体装
    置の製造方法。
  3. （３）全面にダート電極材料層を形成した後、全面にポ
    ジ型レジスト層を設け、更にｓｉｏ、膜を介してネガ型
    レジスト層を設けたことを特徴とする特許請求の範囲第
    ２項記載の半導体装置の製造方法。
  4. （４）上層のレジスト層を現像処理してダート電極形成
    予定部に対応する部分が開孔された第１のレジスト層や
    ターンを形成する工程と、このレジストパターンをマス
    クとして半導体基板もしくは半導体層に第１導電型の不
    純物をイオン注入してチャネル領域のしきい値を制御す
    るためのイオン注入層を形成する工程と、前記レジスト
    パターンを除去し他方のレジスト層を現像処理して第２
    のレジストパターンを形成した後、該レゾストパターン
    をマスクとして電極材料層、薄い絶縁膜を選択的に除去
    しダート電極、ダート絶縁膜を形成する工程と、同レジ
    ストパターンをマスクとして前記半導体基板もしくは半
    導体層にソース、ドレイン領域を形成するための第２導
    電型の不純物をイオン注入する工程とを具備することを
    特徴とする特許請求の範囲第２項記載の半導体装置の製
    造方法。
JP2970983A 1983-02-07 1983-02-24 半導体装置の製造方法 Pending JPS59155125A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2970983A JPS59155125A (ja) 1983-02-24 1983-02-24 半導体装置の製造方法
US06/575,921 US4564583A (en) 1983-02-07 1984-02-01 Method for manufacturing a semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2970983A JPS59155125A (ja) 1983-02-24 1983-02-24 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JPS59155125A true JPS59155125A (ja) 1984-09-04

Family

ID=12283632

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2970983A Pending JPS59155125A (ja) 1983-02-07 1983-02-24 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JPS59155125A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01173757A (ja) * 1987-12-28 1989-07-10 Fujitsu Ltd Ｍｉｓ型半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01173757A (ja) * 1987-12-28 1989-07-10 Fujitsu Ltd Ｍｉｓ型半導体装置の製造方法

Similar Documents

Publication Publication Date Title
KR0136935B1 (ko) 메모리 소자의 제조방법
US4393572A (en) Method of making low leakage N-channel SOS transistors utilizing positive photoresist masking techniques
US4546534A (en) Semiconductor device manufacture
JPS6052594B2 (ja) 半導体素子の製法
JPS647510B2 (ja)
US5918141A (en) Method of masking silicide deposition utilizing a photoresist mask
JPS5843556A (ja) 相補型半導体装置の製造方法
US4564583A (en) Method for manufacturing a semiconductor device
US6171914B1 (en) Synchronized implant process to simplify NLDD/PLDD stage and N+/P+stage into one implant
JPS59155125A (ja) 半導体装置の製造方法
JP3235277B2 (ja) トランジスタの製造方法
JPS6142914A (ja) 半導体装置の製造方法
JP3143967B2 (ja) 薄膜トランジスタの製造方法
JPS61156858A (ja) 相補型ｍｏｓ電界効果トランジスタの製造方法
JP2979864B2 (ja) 半導体集積回路装置の製造方法
JPS62237762A (ja) Ｌｄｄ型ｍｏｓトランジスタとその製造方法
JPH02863B2 (ja)
JP3003542B2 (ja) 半導体装置の製造方法
JPH0422345B2 (ja)
JPS6142171A (ja) 不揮発性半導体メモリ装置の製造方法
TW591696B (en) Method to improve the sub-threshold voltage of the chip at wafer edge
JPH03215971A (ja) 相補型半導体装置の製造方法
KR950010045B1 (ko) 반도체 장치의 제조방법
JPH03289174A (ja) バリードチャンネルを備えたｍｏｓトランジスタの製造方法
JPS626665B2 (ja)