JPS6326760A - バツフア記憶装置 - Google Patents
バツフア記憶装置Info
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- JPS6326760A JPS6326760A JP16972286A JP16972286A JPS6326760A JP S6326760 A JPS6326760 A JP S6326760A JP 16972286 A JP16972286 A JP 16972286A JP 16972286 A JP16972286 A JP 16972286A JP S6326760 A JPS6326760 A JP S6326760A
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- block
- signal
- processing device
- buffer storage
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 13
- 238000001514 detection method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 238000004364 calculation method Methods 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はバッファ記憶装置に係り、複数台の命令処理装
置及び入出力処理装置により共用されるバッファ記憶を
有する情報処理システムに好適なバッファ記憶装置に関
する。
置及び入出力処理装置により共用されるバッファ記憶を
有する情報処理システムに好適なバッファ記憶装置に関
する。
バッファ記憶は主記憶のデータの一部を写しとしてもち
、目的のデータを該バッファ記憶から読み出されること
により、見かけ上の主記憶アクセス時間を短縮しようと
するものである。
、目的のデータを該バッファ記憶から読み出されること
により、見かけ上の主記憶アクセス時間を短縮しようと
するものである。
通常、バッファ記憶（以下、ＢＳと略す）には、主記憶
（以下、ＭＳと略す）上の連続した一定長（例えば６４
バイト）のデータ（以下、ブロックという）が複数ブロ
ック格納される。バッファ記憶装置は、ＢＳ上のブロッ
クのアドレスとＭＳ上のブロックのアドレスを対応させ
るためバッファアドレスアレイ（以下、ＢＡＡと略す）
をもち、処理装置からメモリへのアクセス時には、まず
ＢＡＡを検策し、所要のデータがＢＳ上にあれば（ＩＮ
ＢＳ）、ＢＳをアクセスする。ＢＳ上にはない場合（Ｎ
ＩＢＳ）には、ＢＳ上の１ブロツクを選択して、該選択
したＢＳ上の所要データを含む１ブロツクをリプレース
する。ＢＳが複数台の命令処理装置及び入出力処理装置
で共用される場合についても、各々の処理装置からのメ
モリ・アクセス時、同様の手順により該ＢＳをアクセス
する。
（以下、ＭＳと略す）上の連続した一定長（例えば６４
バイト）のデータ（以下、ブロックという）が複数ブロ
ック格納される。バッファ記憶装置は、ＢＳ上のブロッ
クのアドレスとＭＳ上のブロックのアドレスを対応させ
るためバッファアドレスアレイ（以下、ＢＡＡと略す）
をもち、処理装置からメモリへのアクセス時には、まず
ＢＡＡを検策し、所要のデータがＢＳ上にあれば（ＩＮ
ＢＳ）、ＢＳをアクセスする。ＢＳ上にはない場合（Ｎ
ＩＢＳ）には、ＢＳ上の１ブロツクを選択して、該選択
したＢＳ上の所要データを含む１ブロツクをリプレース
する。ＢＳが複数台の命令処理装置及び入出力処理装置
で共用される場合についても、各々の処理装置からのメ
モリ・アクセス時、同様の手順により該ＢＳをアクセス
する。
この種のバッファ記憶装置として関連するものには、例
えば特開昭５７−３３４７３号が挙げられる。
えば特開昭５７−３３４７３号が挙げられる。
処理装置からのメモリ・アクセス回数に対するＮｌＢ５
発生比率（Ｎ Ｉ Ｂ Ｒ）は、バッファ記憶装置の性
能評価上、重要なパラメータであり、ＮｌＢ５発生回数
をモニタ機構などを用いてカウントすることは知られて
いる。
発生比率（Ｎ Ｉ Ｂ Ｒ）は、バッファ記憶装置の性
能評価上、重要なパラメータであり、ＮｌＢ５発生回数
をモニタ機構などを用いてカウントすることは知られて
いる。
一方、複数台の命令処理装置及び入出力処理装置で共用
されるＢＳにおいては、例えばある入出力処理装置から
のメモリ・アクセスにおいてＮｌＢ５となった場合、あ
る命令処理装置が使用していたＢＳ上の１ブロツクをリ
プリース対象として選択する場合がある。このようなバ
ッファ記憶装置では、各処理装置のＢＳ専有率（Ｂ Ｓ
ＯＲ）がＮｌＢ５同様、バッファ記憶装置の性能評価
上、重要なパラメータとなるが、従来技術ではＢ５ＯＲ
の算出手段がないという問題があった。
されるＢＳにおいては、例えばある入出力処理装置から
のメモリ・アクセスにおいてＮｌＢ５となった場合、あ
る命令処理装置が使用していたＢＳ上の１ブロツクをリ
プリース対象として選択する場合がある。このようなバ
ッファ記憶装置では、各処理装置のＢＳ専有率（Ｂ Ｓ
ＯＲ）がＮｌＢ５同様、バッファ記憶装置の性能評価
上、重要なパラメータとなるが、従来技術ではＢ５ＯＲ
の算出手段がないという問題があった。
ノ゛′本発明の目的は、バッファ記憶装置にＢ５ＯＲの
算出手段を与えて該バッファ記憶装置の性能評価を図る
ことにある。
算出手段を与えて該バッファ記憶装置の性能評価を図る
ことにある。
上記目的は、ＢＳ上に格納されるブロックに対応して、
処理装置を判別できる情報を格納するアレイ（以下、Ｓ
Ａと略す）を設け、ＮｌＢ５発生時、ＢＳにＭＳからの
１ブロツク分のデータを格納すると共にいずれの処理装
置のメモリ・アクセスによってＮＩ ＢＳが発生したか
を、ＢＳ上に格納したブロックに対応したＳＡのエント
リに登録しておくことにより達成される。
処理装置を判別できる情報を格納するアレイ（以下、Ｓ
Ａと略す）を設け、ＮｌＢ５発生時、ＢＳにＭＳからの
１ブロツク分のデータを格納すると共にいずれの処理装
置のメモリ・アクセスによってＮＩ ＢＳが発生したか
を、ＢＳ上に格納したブロックに対応したＳＡのエント
リに登録しておくことにより達成される。
ＮｌＢ５発生時、いずれの処理装置のメモリ・アクセス
によってＮｌＢ５が発生したかを示す信号を発行すると
共に、ＢＳ上のブロックでリプレース対象となったブロ
ックに対応するＳＡのエントリの情報を読出し、いずれ
の処理装置のメモリ・アクセスによって登録されたブロ
ックがリプレースされるかを示す信号を発行する。これ
らの信号をモニタ機構でカウントする。例えば、最大α
ケのブロックが登録できるＢＳで、ある命令処理装置か
らのメモリ・アクセスでｍ回Ｎ Ｉ Ｂ Ｓが発生し、
又、ｎ回すプレースされたことが上記カウンタにより判
ると、当該命令処理装置のＢ ＳＯＲは（ｍ−ｎ）／α
で算出できる。ＢＳを共用している各処理装置のＢ５Ｏ
Ｒの算出値がそれぞれｘ、、ｘ２．・・・Ｘｙ （ｙは
処理装置数）であれば、１− （ｘ、＋ ｘ、＋−・＋
ｘｙ）でこのａＳの未使用ブロック数の比率が計算で
きる。
によってＮｌＢ５が発生したかを示す信号を発行すると
共に、ＢＳ上のブロックでリプレース対象となったブロ
ックに対応するＳＡのエントリの情報を読出し、いずれ
の処理装置のメモリ・アクセスによって登録されたブロ
ックがリプレースされるかを示す信号を発行する。これ
らの信号をモニタ機構でカウントする。例えば、最大α
ケのブロックが登録できるＢＳで、ある命令処理装置か
らのメモリ・アクセスでｍ回Ｎ Ｉ Ｂ Ｓが発生し、
又、ｎ回すプレースされたことが上記カウンタにより判
ると、当該命令処理装置のＢ ＳＯＲは（ｍ−ｎ）／α
で算出できる。ＢＳを共用している各処理装置のＢ５Ｏ
Ｒの算出値がそれぞれｘ、、ｘ２．・・・Ｘｙ （ｙは
処理装置数）であれば、１− （ｘ、＋ ｘ、＋−・＋
ｘｙ）でこのａＳの未使用ブロック数の比率が計算で
きる。
以下、本発明の一実施例全図面を用いて説明する。
第１図は本発明の一実施例のシステム構成を示す図であ
る。本システムは、１０１，１０２の命令処理装置２台
と、１０３，１０４の入出力処理装置２台、及びバッフ
ァ記憶装置１０５．主記憶装置（ＭＳ）１０６より成る
。バッファ記憶装置１０５は、ＭＳ１０６の一部ブロッ
クが格納されているＢ５１１８ （本例では最大５ブロ
ツク格納できるとする）、処理装置１０１〜１０４のい
ずれのメモリ・アクセスを処理するかを決定するプライ
オリティ回路１１１、Ｂ５１１８上の各ブロックの主記
憶アクセス及びそれの有効性を示すバリッドピットが格
納されているＢＡＡ１１２、Ｂ５１１８上の各ブロック
対応にいずれの処理装置が当該ブロックを登録したかを
示すＳＡＩ １３、リプレース・ブロックを決定する回
路１１４、ＮｌＢ５を判定する回路１１５．処理装置対
応のＢＳリプレース信号１２０を生成する回路１１６、
処理装置対応のＢＳｆｉ録信号を生成する回路１１７、
及び、いずれか１つの処理装置のメモリ・アクセス要求
を選択するセレクタ１１９を有する。
る。本システムは、１０１，１０２の命令処理装置２台
と、１０３，１０４の入出力処理装置２台、及びバッフ
ァ記憶装置１０５．主記憶装置（ＭＳ）１０６より成る
。バッファ記憶装置１０５は、ＭＳ１０６の一部ブロッ
クが格納されているＢ５１１８ （本例では最大５ブロ
ツク格納できるとする）、処理装置１０１〜１０４のい
ずれのメモリ・アクセスを処理するかを決定するプライ
オリティ回路１１１、Ｂ５１１８上の各ブロックの主記
憶アクセス及びそれの有効性を示すバリッドピットが格
納されているＢＡＡ１１２、Ｂ５１１８上の各ブロック
対応にいずれの処理装置が当該ブロックを登録したかを
示すＳＡＩ １３、リプレース・ブロックを決定する回
路１１４、ＮｌＢ５を判定する回路１１５．処理装置対
応のＢＳリプレース信号１２０を生成する回路１１６、
処理装置対応のＢＳｆｉ録信号を生成する回路１１７、
及び、いずれか１つの処理装置のメモリ・アクセス要求
を選択するセレクタ１１９を有する。
バッファ記憶装置１０５に対して、各処理装置１０１〜
１０４からのメモリ・アクセス要求が発行される。バッ
ファ記憶装置１０５では、いずれの処理装置音のメモリ
・アクセスを処理するかをプライオリティ回路１１１で
決定し、該プライオリティ回路１１１より送出される処
理装置選択信号１２３により、セレクタ１１９で該当処
理装置のメモリ・アクセス要求が選択される。選択され
たメモリ・アクセス要求における主記憶アドレスの所定
ビットでＢＡＡ１１２がアクセスされ、ＢＡＡ１１２よ
り読出されたアドレスがＮｌＢ５判定回路１１５に入力
される。ＮｌＢ５判定回路１１５では、セレクタ１１９
で選択されたメモリ・アクセス要求の主記憶アドレスと
、ＢＡＡ１１２より読出した５ブロツクの主記憶アドレ
スとそのバリッドピットにより、所要データがＢ５１１
８にある（ＩＮＢＳ）ないか（ＮＩＢＳ）を判定する。
１０４からのメモリ・アクセス要求が発行される。バッ
ファ記憶装置１０５では、いずれの処理装置音のメモリ
・アクセスを処理するかをプライオリティ回路１１１で
決定し、該プライオリティ回路１１１より送出される処
理装置選択信号１２３により、セレクタ１１９で該当処
理装置のメモリ・アクセス要求が選択される。選択され
たメモリ・アクセス要求における主記憶アドレスの所定
ビットでＢＡＡ１１２がアクセスされ、ＢＡＡ１１２よ
り読出されたアドレスがＮｌＢ５判定回路１１５に入力
される。ＮｌＢ５判定回路１１５では、セレクタ１１９
で選択されたメモリ・アクセス要求の主記憶アドレスと
、ＢＡＡ１１２より読出した５ブロツクの主記憶アドレ
スとそのバリッドピットにより、所要データがＢ５１１
８にある（ＩＮＢＳ）ないか（ＮＩＢＳ）を判定する。
Ｉ Ｎ Ｂ Ｓの場合は、Ｂ５１１８のアクセス許可信
号と、Ｂ５１１８上の所要データのアドレスを生成し、
Ｂ５１１８をアクセスする。ＮｌＢ５の場合は、所要デ
ータを含む１ブロツクをＭＳ１０６より読出し、リプレ
ース・ブロック決定回路１１４により送出される信号に
より、Ｂ５１１８の５ブロツクの内いずれか１ブロツク
をリプレース対象として、ＭＳ１０６から読出したブロ
ックをＢ５１１８上のリプレース対象ブロックのエリア
に格納する。これらの動作は従来と同じである。
号と、Ｂ５１１８上の所要データのアドレスを生成し、
Ｂ５１１８をアクセスする。ＮｌＢ５の場合は、所要デ
ータを含む１ブロツクをＭＳ１０６より読出し、リプレ
ース・ブロック決定回路１１４により送出される信号に
より、Ｂ５１１８の５ブロツクの内いずれか１ブロツク
をリプレース対象として、ＭＳ１０６から読出したブロ
ックをＢ５１１８上のリプレース対象ブロックのエリア
に格納する。これらの動作は従来と同じである。
上記ＮｌＢ５の時、ＮｌＢ５判定回路１１５からＮｌＢ
５検出信号１２２が送出されると、ＢＳ登録信号生成回
路１１７では、プライオリティ回路１１１から送出され
る処理装置選択信号１２３を入力して当該処理装置対応
のＢＳ登録信号１２１が生成され、モニタ機構（図示せ
ず）に送出される。又、Ｂ５１１８上の各ブロック対応
にいずれの処理装置が当該ブロックをＢＳに登録したが
を示すＳＡＩ ｌ ３のデータと、リプレース・ブロッ
ク決定回路１１４より送出されるリプレース・ブロック
指示信号１２５がＢＳリプレース信号生成回路１１６に
入力され、いずれの処理装置のメモリ・アクセスによっ
て’ｒ？−１４されたブロックがリプレースされるかを
示す信号１２０がモニタ機構に送出される。
５検出信号１２２が送出されると、ＢＳ登録信号生成回
路１１７では、プライオリティ回路１１１から送出され
る処理装置選択信号１２３を入力して当該処理装置対応
のＢＳ登録信号１２１が生成され、モニタ機構（図示せ
ず）に送出される。又、Ｂ５１１８上の各ブロック対応
にいずれの処理装置が当該ブロックをＢＳに登録したが
を示すＳＡＩ ｌ ３のデータと、リプレース・ブロッ
ク決定回路１１４より送出されるリプレース・ブロック
指示信号１２５がＢＳリプレース信号生成回路１１６に
入力され、いずれの処理装置のメモリ・アクセスによっ
て’ｒ？−１４されたブロックがリプレースされるかを
示す信号１２０がモニタ機構に送出される。
以下、ＢＳ登録信号生成回路１１７と、ＢＳリプレース
信号生成回路１１６，５Ａ１１３について、第２図を用
いてさらに詳しく説明する。
信号生成回路１１６，５Ａ１１３について、第２図を用
いてさらに詳しく説明する。
ＢＳＱ録信号生成回路１１７には、ＮｌＢ５判定回路１
１５より送出されるＮｌＢ５検出信号１２２と、プライ
オリティ回路上１１より送出される処理装置選択信号１
２３が入力される。処理装置選択信号１２３は２ビツト
の情報をもち、命令処理装置１０１のメモリ・アクセス
要求を処理するときは７１００ ＩＩ、命令処理装置１
０２の場合は＋１ Ｑ Ｉ Ｉ？、入出力処理装置１０
３の場合はＩＩ １０ ＩＩ、５８７７カ処理装置１０
４の場合は“１１”となる。ＢＳ登録信号生成回路１１
７では、ＮｌＢ５検出信号１２２をデコード・イネーブ
ル信号として、デコーダ２６１で処理装置選択信号１２
３をデコードし、各処理装置に対応したＢＳ登録信号２
８１〜２８４を生成する。
１５より送出されるＮｌＢ５検出信号１２２と、プライ
オリティ回路上１１より送出される処理装置選択信号１
２３が入力される。処理装置選択信号１２３は２ビツト
の情報をもち、命令処理装置１０１のメモリ・アクセス
要求を処理するときは７１００ ＩＩ、命令処理装置１
０２の場合は＋１ Ｑ Ｉ Ｉ？、入出力処理装置１０
３の場合はＩＩ １０ ＩＩ、５８７７カ処理装置１０
４の場合は“１１”となる。ＢＳ登録信号生成回路１１
７では、ＮｌＢ５検出信号１２２をデコード・イネーブ
ル信号として、デコーダ２６１で処理装置選択信号１２
３をデコードし、各処理装置に対応したＢＳ登録信号２
８１〜２８４を生成する。
５Ａ１１３は、Ｂ５１１８上に格納される５つのブロッ
ク対応に処理装置選択信号１２３の２ビツトの情報を保
持するレジスタ２３１〜２３５を有する。ＮｌＢ５検出
信号１２２が発行された時、リプレース・ブロック決定
回路１１４より送出されているリプレース・ブロック指
示信号１２５で指示されるブロックに対応したレジスタ
２３１〜２３５のいずれか１つに、ＡＮＤゲート２２１
〜２２５によりレジスタセット信号が印加され、該当レ
ジスタが更新される。この時、該当レジスタに設定され
るデータは処理装置選択信号１２３である。
ク対応に処理装置選択信号１２３の２ビツトの情報を保
持するレジスタ２３１〜２３５を有する。ＮｌＢ５検出
信号１２２が発行された時、リプレース・ブロック決定
回路１１４より送出されているリプレース・ブロック指
示信号１２５で指示されるブロックに対応したレジスタ
２３１〜２３５のいずれか１つに、ＡＮＤゲート２２１
〜２２５によりレジスタセット信号が印加され、該当レ
ジスタが更新される。この時、該当レジスタに設定され
るデータは処理装置選択信号１２３である。
ＢＳリプレース信号生成回路１１６には、レジスタ２３
１〜２３５の出力信号１２４と、ＮｌＢ５検出信号１２
２、リプレース・ブロック指示信号１２５、ＢＡＡ１１
２の各エントリのバリッド信号２０１〜２０５を入力す
る。レジスタ２３１〜２３５の出力信号は、リプレース
・ブロック指示信号１２５によりＡＮＤゲート２４１〜
２４５とＯＲゲート２５２で選択され、リプレースされ
るブロックのＳＡエントリが取出されてデコーダ２６２
に入力される。デコーダ２６２のイネーブル信号は、Ｎ
ｌＢ５検出時、リプレース・ブロック指示信号１２５で
指示されるブロックのＢＡＡ１１２のバリッド信号が１
′″の場合に発行される。これはＡＮＤゲート２１１〜
２１５とＯＲゲート２５１により生成される。デコーダ
２６２でデコードされた信号は、各処理装置対応のリプ
レース信号２８５〜２８８となる。
１〜２３５の出力信号１２４と、ＮｌＢ５検出信号１２
２、リプレース・ブロック指示信号１２５、ＢＡＡ１１
２の各エントリのバリッド信号２０１〜２０５を入力す
る。レジスタ２３１〜２３５の出力信号は、リプレース
・ブロック指示信号１２５によりＡＮＤゲート２４１〜
２４５とＯＲゲート２５２で選択され、リプレースされ
るブロックのＳＡエントリが取出されてデコーダ２６２
に入力される。デコーダ２６２のイネーブル信号は、Ｎ
ｌＢ５検出時、リプレース・ブロック指示信号１２５で
指示されるブロックのＢＡＡ１１２のバリッド信号が１
′″の場合に発行される。これはＡＮＤゲート２１１〜
２１５とＯＲゲート２５１により生成される。デコーダ
２６２でデコードされた信号は、各処理装置対応のリプ
レース信号２８５〜２８８となる。
ＢＳリプレース信号生成回路１１６で生成された各処理
装置対応のＢＳリプレース信号２８５〜２８８とＢＳ９
［信号生成回路１１７で生成された各処理装置対応のＢ
Ｓ登録信号２８１〜２８４はモニタ機構２７０に送出さ
れ、処理装置対応のカウンタ２７１〜２７８で各々の信
号の発行回数がカウントされる。このカウンタ２７１〜
２７８を読取ることにより、各処理装置毎のＢＳＷ録回
数回数プレース回数を知ることができる。
装置対応のＢＳリプレース信号２８５〜２８８とＢＳ９
［信号生成回路１１７で生成された各処理装置対応のＢ
Ｓ登録信号２８１〜２８４はモニタ機構２７０に送出さ
れ、処理装置対応のカウンタ２７１〜２７８で各々の信
号の発行回数がカウントされる。このカウンタ２７１〜
２７８を読取ることにより、各処理装置毎のＢＳＷ録回
数回数プレース回数を知ることができる。
本発明によれば、ＢＳを共用している各処理装置毎に所
要ブロックをＢＳに取込んだ回数とリプレースされた回
数を？ｌ＋ｇ定することができ、その回数によって各処
理装置のＢＳ専有率（ＢＳＯＲ）を算出できる効果があ
る。
要ブロックをＢＳに取込んだ回数とリプレースされた回
数を？ｌ＋ｇ定することができ、その回数によって各処
理装置のＢＳ専有率（ＢＳＯＲ）を算出できる効果があ
る。
第１図は本発明の一実施例の処理システム構成図、第２
図は第１図におけるバッファ記憶登録処理装置アレイ、
ＢＳリプレース信号生成回路及びＢＳｉ録信号生成回路
の詳細図である。 １０１〜１０４・・・処理装置、 １０５・・・バッファ記憶装置、 １１８・・・バッファ記憶（ＢＳ）、 １１２・・・バッファ記憶アドレスアレイ（ＢＡＡ）。 １１３・・・バッファ記憶登録処理装置アレイ（ＳＡ）
、 １１６・・・ＢＳリプレース信号生成回路、１１
７・・・ＢＳ登録信号生成回路。
図は第１図におけるバッファ記憶登録処理装置アレイ、
ＢＳリプレース信号生成回路及びＢＳｉ録信号生成回路
の詳細図である。 １０１〜１０４・・・処理装置、 １０５・・・バッファ記憶装置、 １１８・・・バッファ記憶（ＢＳ）、 １１２・・・バッファ記憶アドレスアレイ（ＢＡＡ）。 １１３・・・バッファ記憶登録処理装置アレイ（ＳＡ）
、 １１６・・・ＢＳリプレース信号生成回路、１１
７・・・ＢＳ登録信号生成回路。
Claims (1)
- （１）複数の処理装置によって共有され、主記憶上の一
部のブロックデータを保持しているバッファ記憶を有す
るバッファ記憶装置において、バッファ記憶内に保持さ
れているブロック単位に、いずれの処理装置からのメモ
リ・アクセスによって当該ブロックがバッファ記憶に登
録されたかを示す情報を保持する手段を設けたことを特
徴とするバッファ記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16972286A JPS6326760A (ja) | 1986-07-21 | 1986-07-21 | バツフア記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16972286A JPS6326760A (ja) | 1986-07-21 | 1986-07-21 | バツフア記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6326760A true JPS6326760A (ja) | 1988-02-04 |
Family
ID=15891641
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16972286A Pending JPS6326760A (ja) | 1986-07-21 | 1986-07-21 | バツフア記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6326760A (ja) |
-
1986
- 1986-07-21 JP JP16972286A patent/JPS6326760A/ja active Pending
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