JPS6326760A - バツフア記憶装置 - Google Patents
バツフア記憶装置Info
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- JPS6326760A JPS6326760A JP16972286A JP16972286A JPS6326760A JP S6326760 A JPS6326760 A JP S6326760A JP 16972286 A JP16972286 A JP 16972286A JP 16972286 A JP16972286 A JP 16972286A JP S6326760 A JPS6326760 A JP S6326760A
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- Japan
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- block
- signal
- processing device
- buffer storage
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 13
- 238000001514 detection method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 238000004364 calculation method Methods 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はバッファ記憶装置に係り、複数台の命令処理装
置及び入出力処理装置により共用されるバッファ記憶を
有する情報処理システムに好適なバッファ記憶装置に関
する。
置及び入出力処理装置により共用されるバッファ記憶を
有する情報処理システムに好適なバッファ記憶装置に関
する。
バッファ記憶は主記憶のデータの一部を写しとしてもち
、目的のデータを該バッファ記憶から読み出されること
により、見かけ上の主記憶アクセス時間を短縮しようと
するものである。
、目的のデータを該バッファ記憶から読み出されること
により、見かけ上の主記憶アクセス時間を短縮しようと
するものである。
通常、バッファ記憶(以下、BSと略す)には、主記憶
(以下、MSと略す)上の連続した一定長(例えば64
バイト)のデータ(以下、ブロックという)が複数ブロ
ック格納される。バッファ記憶装置は、BS上のブロッ
クのアドレスとMS上のブロックのアドレスを対応させ
るためバッファアドレスアレイ(以下、BAAと略す)
をもち、処理装置からメモリへのアクセス時には、まず
BAAを検策し、所要のデータがBS上にあれば(IN
BS)、BSをアクセスする。BS上にはない場合(N
IBS)には、BS上の1ブロツクを選択して、該選択
したBS上の所要データを含む1ブロツクをリプレース
する。BSが複数台の命令処理装置及び入出力処理装置
で共用される場合についても、各々の処理装置からのメ
モリ・アクセス時、同様の手順により該BSをアクセス
する。
(以下、MSと略す)上の連続した一定長(例えば64
バイト)のデータ(以下、ブロックという)が複数ブロ
ック格納される。バッファ記憶装置は、BS上のブロッ
クのアドレスとMS上のブロックのアドレスを対応させ
るためバッファアドレスアレイ(以下、BAAと略す)
をもち、処理装置からメモリへのアクセス時には、まず
BAAを検策し、所要のデータがBS上にあれば(IN
BS)、BSをアクセスする。BS上にはない場合(N
IBS)には、BS上の1ブロツクを選択して、該選択
したBS上の所要データを含む1ブロツクをリプレース
する。BSが複数台の命令処理装置及び入出力処理装置
で共用される場合についても、各々の処理装置からのメ
モリ・アクセス時、同様の手順により該BSをアクセス
する。
この種のバッファ記憶装置として関連するものには、例
えば特開昭57−33473号が挙げられる。
えば特開昭57−33473号が挙げられる。
処理装置からのメモリ・アクセス回数に対するNlB5
発生比率(N I B R)は、バッファ記憶装置の性
能評価上、重要なパラメータであり、NlB5発生回数
をモニタ機構などを用いてカウントすることは知られて
いる。
発生比率(N I B R)は、バッファ記憶装置の性
能評価上、重要なパラメータであり、NlB5発生回数
をモニタ機構などを用いてカウントすることは知られて
いる。
一方、複数台の命令処理装置及び入出力処理装置で共用
されるBSにおいては、例えばある入出力処理装置から
のメモリ・アクセスにおいてNlB5となった場合、あ
る命令処理装置が使用していたBS上の1ブロツクをリ
プリース対象として選択する場合がある。このようなバ
ッファ記憶装置では、各処理装置のBS専有率(B S
OR)がNlB5同様、バッファ記憶装置の性能評価
上、重要なパラメータとなるが、従来技術ではB5OR
の算出手段がないという問題があった。
されるBSにおいては、例えばある入出力処理装置から
のメモリ・アクセスにおいてNlB5となった場合、あ
る命令処理装置が使用していたBS上の1ブロツクをリ
プリース対象として選択する場合がある。このようなバ
ッファ記憶装置では、各処理装置のBS専有率(B S
OR)がNlB5同様、バッファ記憶装置の性能評価
上、重要なパラメータとなるが、従来技術ではB5OR
の算出手段がないという問題があった。
ノ゛′本発明の目的は、バッファ記憶装置にB5ORの
算出手段を与えて該バッファ記憶装置の性能評価を図る
ことにある。
算出手段を与えて該バッファ記憶装置の性能評価を図る
ことにある。
上記目的は、BS上に格納されるブロックに対応して、
処理装置を判別できる情報を格納するアレイ(以下、S
Aと略す)を設け、NlB5発生時、BSにMSからの
1ブロツク分のデータを格納すると共にいずれの処理装
置のメモリ・アクセスによってNI BSが発生したか
を、BS上に格納したブロックに対応したSAのエント
リに登録しておくことにより達成される。
処理装置を判別できる情報を格納するアレイ(以下、S
Aと略す)を設け、NlB5発生時、BSにMSからの
1ブロツク分のデータを格納すると共にいずれの処理装
置のメモリ・アクセスによってNI BSが発生したか
を、BS上に格納したブロックに対応したSAのエント
リに登録しておくことにより達成される。
NlB5発生時、いずれの処理装置のメモリ・アクセス
によってNlB5が発生したかを示す信号を発行すると
共に、BS上のブロックでリプレース対象となったブロ
ックに対応するSAのエントリの情報を読出し、いずれ
の処理装置のメモリ・アクセスによって登録されたブロ
ックがリプレースされるかを示す信号を発行する。これ
らの信号をモニタ機構でカウントする。例えば、最大α
ケのブロックが登録できるBSで、ある命令処理装置か
らのメモリ・アクセスでm回N I B Sが発生し、
又、n回すプレースされたことが上記カウンタにより判
ると、当該命令処理装置のB SORは(m−n)/α
で算出できる。BSを共用している各処理装置のB5O
Rの算出値がそれぞれx、、x2.・・・Xy (yは
処理装置数)であれば、1− (x、+ x、+−・+
xy)でこのaSの未使用ブロック数の比率が計算で
きる。
によってNlB5が発生したかを示す信号を発行すると
共に、BS上のブロックでリプレース対象となったブロ
ックに対応するSAのエントリの情報を読出し、いずれ
の処理装置のメモリ・アクセスによって登録されたブロ
ックがリプレースされるかを示す信号を発行する。これ
らの信号をモニタ機構でカウントする。例えば、最大α
ケのブロックが登録できるBSで、ある命令処理装置か
らのメモリ・アクセスでm回N I B Sが発生し、
又、n回すプレースされたことが上記カウンタにより判
ると、当該命令処理装置のB SORは(m−n)/α
で算出できる。BSを共用している各処理装置のB5O
Rの算出値がそれぞれx、、x2.・・・Xy (yは
処理装置数)であれば、1− (x、+ x、+−・+
xy)でこのaSの未使用ブロック数の比率が計算で
きる。
以下、本発明の一実施例全図面を用いて説明する。
第1図は本発明の一実施例のシステム構成を示す図であ
る。本システムは、101,102の命令処理装置2台
と、103,104の入出力処理装置2台、及びバッフ
ァ記憶装置105.主記憶装置(MS)106より成る
。バッファ記憶装置105は、MS106の一部ブロッ
クが格納されているB5118 (本例では最大5ブロ
ツク格納できるとする)、処理装置101〜104のい
ずれのメモリ・アクセスを処理するかを決定するプライ
オリティ回路111、B5118上の各ブロックの主記
憶アクセス及びそれの有効性を示すバリッドピットが格
納されているBAA112、B5118上の各ブロック
対応にいずれの処理装置が当該ブロックを登録したかを
示すSAI 13、リプレース・ブロックを決定する回
路114、NlB5を判定する回路115.処理装置対
応のBSリプレース信号120を生成する回路116、
処理装置対応のBSfi録信号を生成する回路117、
及び、いずれか1つの処理装置のメモリ・アクセス要求
を選択するセレクタ119を有する。
る。本システムは、101,102の命令処理装置2台
と、103,104の入出力処理装置2台、及びバッフ
ァ記憶装置105.主記憶装置(MS)106より成る
。バッファ記憶装置105は、MS106の一部ブロッ
クが格納されているB5118 (本例では最大5ブロ
ツク格納できるとする)、処理装置101〜104のい
ずれのメモリ・アクセスを処理するかを決定するプライ
オリティ回路111、B5118上の各ブロックの主記
憶アクセス及びそれの有効性を示すバリッドピットが格
納されているBAA112、B5118上の各ブロック
対応にいずれの処理装置が当該ブロックを登録したかを
示すSAI 13、リプレース・ブロックを決定する回
路114、NlB5を判定する回路115.処理装置対
応のBSリプレース信号120を生成する回路116、
処理装置対応のBSfi録信号を生成する回路117、
及び、いずれか1つの処理装置のメモリ・アクセス要求
を選択するセレクタ119を有する。
バッファ記憶装置105に対して、各処理装置101〜
104からのメモリ・アクセス要求が発行される。バッ
ファ記憶装置105では、いずれの処理装置音のメモリ
・アクセスを処理するかをプライオリティ回路111で
決定し、該プライオリティ回路111より送出される処
理装置選択信号123により、セレクタ119で該当処
理装置のメモリ・アクセス要求が選択される。選択され
たメモリ・アクセス要求における主記憶アドレスの所定
ビットでBAA112がアクセスされ、BAA112よ
り読出されたアドレスがNlB5判定回路115に入力
される。NlB5判定回路115では、セレクタ119
で選択されたメモリ・アクセス要求の主記憶アドレスと
、BAA112より読出した5ブロツクの主記憶アドレ
スとそのバリッドピットにより、所要データがB511
8にある(INBS)ないか(NIBS)を判定する。
104からのメモリ・アクセス要求が発行される。バッ
ファ記憶装置105では、いずれの処理装置音のメモリ
・アクセスを処理するかをプライオリティ回路111で
決定し、該プライオリティ回路111より送出される処
理装置選択信号123により、セレクタ119で該当処
理装置のメモリ・アクセス要求が選択される。選択され
たメモリ・アクセス要求における主記憶アドレスの所定
ビットでBAA112がアクセスされ、BAA112よ
り読出されたアドレスがNlB5判定回路115に入力
される。NlB5判定回路115では、セレクタ119
で選択されたメモリ・アクセス要求の主記憶アドレスと
、BAA112より読出した5ブロツクの主記憶アドレ
スとそのバリッドピットにより、所要データがB511
8にある(INBS)ないか(NIBS)を判定する。
I N B Sの場合は、B5118のアクセス許可信
号と、B5118上の所要データのアドレスを生成し、
B5118をアクセスする。NlB5の場合は、所要デ
ータを含む1ブロツクをMS106より読出し、リプレ
ース・ブロック決定回路114により送出される信号に
より、B5118の5ブロツクの内いずれか1ブロツク
をリプレース対象として、MS106から読出したブロ
ックをB5118上のリプレース対象ブロックのエリア
に格納する。これらの動作は従来と同じである。
号と、B5118上の所要データのアドレスを生成し、
B5118をアクセスする。NlB5の場合は、所要デ
ータを含む1ブロツクをMS106より読出し、リプレ
ース・ブロック決定回路114により送出される信号に
より、B5118の5ブロツクの内いずれか1ブロツク
をリプレース対象として、MS106から読出したブロ
ックをB5118上のリプレース対象ブロックのエリア
に格納する。これらの動作は従来と同じである。
上記NlB5の時、NlB5判定回路115からNlB
5検出信号122が送出されると、BS登録信号生成回
路117では、プライオリティ回路111から送出され
る処理装置選択信号123を入力して当該処理装置対応
のBS登録信号121が生成され、モニタ機構(図示せ
ず)に送出される。又、B5118上の各ブロック対応
にいずれの処理装置が当該ブロックをBSに登録したが
を示すSAI l 3のデータと、リプレース・ブロッ
ク決定回路114より送出されるリプレース・ブロック
指示信号125がBSリプレース信号生成回路116に
入力され、いずれの処理装置のメモリ・アクセスによっ
て’r?−14されたブロックがリプレースされるかを
示す信号120がモニタ機構に送出される。
5検出信号122が送出されると、BS登録信号生成回
路117では、プライオリティ回路111から送出され
る処理装置選択信号123を入力して当該処理装置対応
のBS登録信号121が生成され、モニタ機構(図示せ
ず)に送出される。又、B5118上の各ブロック対応
にいずれの処理装置が当該ブロックをBSに登録したが
を示すSAI l 3のデータと、リプレース・ブロッ
ク決定回路114より送出されるリプレース・ブロック
指示信号125がBSリプレース信号生成回路116に
入力され、いずれの処理装置のメモリ・アクセスによっ
て’r?−14されたブロックがリプレースされるかを
示す信号120がモニタ機構に送出される。
以下、BS登録信号生成回路117と、BSリプレース
信号生成回路116,5A113について、第2図を用
いてさらに詳しく説明する。
信号生成回路116,5A113について、第2図を用
いてさらに詳しく説明する。
BSQ録信号生成回路117には、NlB5判定回路1
15より送出されるNlB5検出信号122と、プライ
オリティ回路上11より送出される処理装置選択信号1
23が入力される。処理装置選択信号123は2ビツト
の情報をもち、命令処理装置101のメモリ・アクセス
要求を処理するときは7100 II、命令処理装置1
02の場合は+1 Q I I?、入出力処理装置10
3の場合はII 10 II、5877カ処理装置10
4の場合は“11”となる。BS登録信号生成回路11
7では、NlB5検出信号122をデコード・イネーブ
ル信号として、デコーダ261で処理装置選択信号12
3をデコードし、各処理装置に対応したBS登録信号2
81〜284を生成する。
15より送出されるNlB5検出信号122と、プライ
オリティ回路上11より送出される処理装置選択信号1
23が入力される。処理装置選択信号123は2ビツト
の情報をもち、命令処理装置101のメモリ・アクセス
要求を処理するときは7100 II、命令処理装置1
02の場合は+1 Q I I?、入出力処理装置10
3の場合はII 10 II、5877カ処理装置10
4の場合は“11”となる。BS登録信号生成回路11
7では、NlB5検出信号122をデコード・イネーブ
ル信号として、デコーダ261で処理装置選択信号12
3をデコードし、各処理装置に対応したBS登録信号2
81〜284を生成する。
5A113は、B5118上に格納される5つのブロッ
ク対応に処理装置選択信号123の2ビツトの情報を保
持するレジスタ231〜235を有する。NlB5検出
信号122が発行された時、リプレース・ブロック決定
回路114より送出されているリプレース・ブロック指
示信号125で指示されるブロックに対応したレジスタ
231〜235のいずれか1つに、ANDゲート221
〜225によりレジスタセット信号が印加され、該当レ
ジスタが更新される。この時、該当レジスタに設定され
るデータは処理装置選択信号123である。
ク対応に処理装置選択信号123の2ビツトの情報を保
持するレジスタ231〜235を有する。NlB5検出
信号122が発行された時、リプレース・ブロック決定
回路114より送出されているリプレース・ブロック指
示信号125で指示されるブロックに対応したレジスタ
231〜235のいずれか1つに、ANDゲート221
〜225によりレジスタセット信号が印加され、該当レ
ジスタが更新される。この時、該当レジスタに設定され
るデータは処理装置選択信号123である。
BSリプレース信号生成回路116には、レジスタ23
1〜235の出力信号124と、NlB5検出信号12
2、リプレース・ブロック指示信号125、BAA11
2の各エントリのバリッド信号201〜205を入力す
る。レジスタ231〜235の出力信号は、リプレース
・ブロック指示信号125によりANDゲート241〜
245とORゲート252で選択され、リプレースされ
るブロックのSAエントリが取出されてデコーダ262
に入力される。デコーダ262のイネーブル信号は、N
lB5検出時、リプレース・ブロック指示信号125で
指示されるブロックのBAA112のバリッド信号が1
′″の場合に発行される。これはANDゲート211〜
215とORゲート251により生成される。デコーダ
262でデコードされた信号は、各処理装置対応のリプ
レース信号285〜288となる。
1〜235の出力信号124と、NlB5検出信号12
2、リプレース・ブロック指示信号125、BAA11
2の各エントリのバリッド信号201〜205を入力す
る。レジスタ231〜235の出力信号は、リプレース
・ブロック指示信号125によりANDゲート241〜
245とORゲート252で選択され、リプレースされ
るブロックのSAエントリが取出されてデコーダ262
に入力される。デコーダ262のイネーブル信号は、N
lB5検出時、リプレース・ブロック指示信号125で
指示されるブロックのBAA112のバリッド信号が1
′″の場合に発行される。これはANDゲート211〜
215とORゲート251により生成される。デコーダ
262でデコードされた信号は、各処理装置対応のリプ
レース信号285〜288となる。
BSリプレース信号生成回路116で生成された各処理
装置対応のBSリプレース信号285〜288とBS9
[信号生成回路117で生成された各処理装置対応のB
S登録信号281〜284はモニタ機構270に送出さ
れ、処理装置対応のカウンタ271〜278で各々の信
号の発行回数がカウントされる。このカウンタ271〜
278を読取ることにより、各処理装置毎のBSW録回
数回数プレース回数を知ることができる。
装置対応のBSリプレース信号285〜288とBS9
[信号生成回路117で生成された各処理装置対応のB
S登録信号281〜284はモニタ機構270に送出さ
れ、処理装置対応のカウンタ271〜278で各々の信
号の発行回数がカウントされる。このカウンタ271〜
278を読取ることにより、各処理装置毎のBSW録回
数回数プレース回数を知ることができる。
本発明によれば、BSを共用している各処理装置毎に所
要ブロックをBSに取込んだ回数とリプレースされた回
数を?l+g定することができ、その回数によって各処
理装置のBS専有率(BSOR)を算出できる効果があ
る。
要ブロックをBSに取込んだ回数とリプレースされた回
数を?l+g定することができ、その回数によって各処
理装置のBS専有率(BSOR)を算出できる効果があ
る。
第1図は本発明の一実施例の処理システム構成図、第2
図は第1図におけるバッファ記憶登録処理装置アレイ、
BSリプレース信号生成回路及びBSi録信号生成回路
の詳細図である。 101〜104・・・処理装置、 105・・・バッファ記憶装置、 118・・・バッファ記憶(BS)、 112・・・バッファ記憶アドレスアレイ(BAA)。 113・・・バッファ記憶登録処理装置アレイ(SA)
、 116・・・BSリプレース信号生成回路、11
7・・・BS登録信号生成回路。
図は第1図におけるバッファ記憶登録処理装置アレイ、
BSリプレース信号生成回路及びBSi録信号生成回路
の詳細図である。 101〜104・・・処理装置、 105・・・バッファ記憶装置、 118・・・バッファ記憶(BS)、 112・・・バッファ記憶アドレスアレイ(BAA)。 113・・・バッファ記憶登録処理装置アレイ(SA)
、 116・・・BSリプレース信号生成回路、11
7・・・BS登録信号生成回路。
Claims (1)
- (1)複数の処理装置によって共有され、主記憶上の一
部のブロックデータを保持しているバッファ記憶を有す
るバッファ記憶装置において、バッファ記憶内に保持さ
れているブロック単位に、いずれの処理装置からのメモ
リ・アクセスによって当該ブロックがバッファ記憶に登
録されたかを示す情報を保持する手段を設けたことを特
徴とするバッファ記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16972286A JPS6326760A (ja) | 1986-07-21 | 1986-07-21 | バツフア記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16972286A JPS6326760A (ja) | 1986-07-21 | 1986-07-21 | バツフア記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6326760A true JPS6326760A (ja) | 1988-02-04 |
Family
ID=15891641
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16972286A Pending JPS6326760A (ja) | 1986-07-21 | 1986-07-21 | バツフア記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6326760A (ja) |
-
1986
- 1986-07-21 JP JP16972286A patent/JPS6326760A/ja active Pending
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