JPS63266565A - チヤネルアダプタ制御方式 - Google Patents
チヤネルアダプタ制御方式Info
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- JPS63266565A JPS63266565A JP9971987A JP9971987A JPS63266565A JP S63266565 A JPS63266565 A JP S63266565A JP 9971987 A JP9971987 A JP 9971987A JP 9971987 A JP9971987 A JP 9971987A JP S63266565 A JPS63266565 A JP S63266565A
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- JP
- Japan
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- channel
- memory
- data
- channel adapter
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- Prior art date
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- Pending
Links
- 239000000872 buffer Substances 0.000 claims abstract description 20
- 238000000034 method Methods 0.000 claims description 7
- 238000002360 preparation method Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、プログラム制御の入出力制御装置に係り、特
にチャネルアダプタを介してブロックマルチプレクサ・
チャネルに接続される入出力制御装置に好適なチャネル
アダプタ制御方式に関する。
にチャネルアダプタを介してブロックマルチプレクサ・
チャネルに接続される入出力制御装置に好適なチャネル
アダプタ制御方式に関する。
従来のプロセッサと入出力制御装置のチャネルアダプタ
間のデータ転送制御方式は、特開昭６１−１２５９７０
号に記載のようにチャネルアダプタがＲＥＡＤコマンド
受領後、指示された制＠語を読み、次に制御語で示され
るメモリ内データバッファのデータを取り込みデータを
チャネルに転送する方式となっていた。
間のデータ転送制御方式は、特開昭６１−１２５９７０
号に記載のようにチャネルアダプタがＲＥＡＤコマンド
受領後、指示された制＠語を読み、次に制御語で示され
るメモリ内データバッファのデータを取り込みデータを
チャネルに転送する方式となっていた。
上記従来技術では、凡ＥＡＤコマンド受領後、メモリ内
の制＃語を読み、この中で指示されているメモリ内デー
タバッファからデータを読み込む迄の間チャネルインタ
フェース乞無駄に占有する問題があった。
の制＃語を読み、この中で指示されているメモリ内デー
タバッファからデータを読み込む迄の間チャネルインタ
フェース乞無駄に占有する問題があった。
本発明の目的は、入出力制御装置にＣＰＵに向けて転送
するデータが発生した時、チャネルアダプタやチャネル
インタフェース１１ｔｌＪｄ等ノー−ドウエ７資源を効
率的に使うチャネルアダプタ制御方式を提供することに
ある。
するデータが発生した時、チャネルアダプタやチャネル
インタフェース１１ｔｌＪｄ等ノー−ドウエ７資源を効
率的に使うチャネルアダプタ制御方式を提供することに
ある。
本発明は、チャネルアダプタにバク７アメモリを設け、
入出力制御装置内のメモリに格納されている装置のステ
ータスをチャネルに向けて送りイニシャルセレクシ叢ン
シーケンスを行ウッド並行してメモリに格納されている
データをバク７アメモリにとり込み、イニシャルセレク
シッンＨ了＆ただちにこのデータをチャネルに向けて転
送するよう制御するチャネルアダプタ制御方式を特徴と
する。
入出力制御装置内のメモリに格納されている装置のステ
ータスをチャネルに向けて送りイニシャルセレクシ叢ン
シーケンスを行ウッド並行してメモリに格納されている
データをバク７アメモリにとり込み、イニシャルセレク
シッンＨ了＆ただちにこのデータをチャネルに向けて転
送するよう制御するチャネルアダプタ制御方式を特徴と
する。
入出力制御装置（ＩＯＣ）からＣＰＵに転送するデータ
が発生したとき、まず装置のステータスがＣＰＵのチャ
ネルに送られた後、ＩＯＣのチャネルアダプタとチャネ
ルとの間でイニシャルセレクシｌンシーケンスが行われ
、次いでＩＯＣからＣＰＵに向けてデータが転送される
。
が発生したとき、まず装置のステータスがＣＰＵのチャ
ネルに送られた後、ＩＯＣのチャネルアダプタとチャネ
ルとの間でイニシャルセレクシｌンシーケンスが行われ
、次いでＩＯＣからＣＰＵに向けてデータが転送される
。
本発明においては、ＩＯＣ内プａセッサとチャネルアダ
プタとのやりとりにおいて、プロセッサからチャネルア
ダプタに対してステータス転送とデータ転送が同一の制
＃語によって同時に起ｍされるので、チャネルアダプタ
はイニシャルセレクションシーケンス中にデータをバッ
ファメモリに取り込んでお（ことができ、プロセッサー
チャネルアダプタ間で行われるデータ転送の準備のため
にチャネルインタフェースを無駄に占有することがない
。
プタとのやりとりにおいて、プロセッサからチャネルア
ダプタに対してステータス転送とデータ転送が同一の制
＃語によって同時に起ｍされるので、チャネルアダプタ
はイニシャルセレクションシーケンス中にデータをバッ
ファメモリに取り込んでお（ことができ、プロセッサー
チャネルアダプタ間で行われるデータ転送の準備のため
にチャネルインタフェースを無駄に占有することがない
。
以下、本発明の一実画例について第１〜４図により説明
する。
する。
第１図は本発明による入出力制御装置のブロック図で、
１は入出力制御装置、２はプａツクマルチプレクサΦチ
ャネル、３は処理装ｇ（ＣＰＵ）、４は入出力側＃ｌ装
置１の制御プログラムを実行したり、チャネルアダプタ
等のアダプタからのメモリアクセス要求を受付けるプロ
セッサ、５はメモリ、６はチャネルアダプタ、２０はメ
モリ５中に格納されている制御語、２１はレジスタ、２
２はＤＭＡ制御回路、２３はバッファメモリを表わして
いる。
１は入出力制御装置、２はプａツクマルチプレクサΦチ
ャネル、３は処理装ｇ（ＣＰＵ）、４は入出力側＃ｌ装
置１の制御プログラムを実行したり、チャネルアダプタ
等のアダプタからのメモリアクセス要求を受付けるプロ
セッサ、５はメモリ、６はチャネルアダプタ、２０はメ
モリ５中に格納されている制御語、２１はレジスタ、２
２はＤＭＡ制御回路、２３はバッファメモリを表わして
いる。
第２図はメモリ５中の制御語２０の構成図で、１０はチ
ャネルアダプタ６に対する動作内容を指示するコマンド
、１１はチャネルに転送する装置状態バイト、１２はチ
ャネルに転送する装置アドレス、１５はチャネルアダプ
タが指示された制御動作の実行結果報告、１４はチャネ
ルに転送するデータが格納されているメモリ５中のデー
タバッファのアドレスをポイントしているデータバッフ
ァ先頭番地を表わしている。
ャネルアダプタ６に対する動作内容を指示するコマンド
、１１はチャネルに転送する装置状態バイト、１２はチ
ャネルに転送する装置アドレス、１５はチャネルアダプ
タが指示された制御動作の実行結果報告、１４はチャネ
ルに転送するデータが格納されているメモリ５中のデー
タバッファのアドレスをポイントしているデータバッフ
ァ先頭番地を表わしている。
第３図はチャネルアダプタ６の構成図で、２１はプロセ
ッサ４から転送される制御語２０の格納番地を保持する
レジスタ、２２はマイクロプロセｙｔ（ＭＰＵ）２４か
らの指示でプロセッサ４を介してメモリ５とバッファメ
モリ２３間の０Ｍ人（ダイレクト・メモリ・アクセス）
動作を制御するｆ）ＭＡ回路、２３はメモリ５からＤＭ
Ａ回路２２により読み出されたデータ、又はチャネルか
ら転送さｎたデータをバクフアリングしてお（バッファ
メモリ、２４はプロセッサ４からの指示に基づきＤＭＡ
７に起動し、制御語２０を読み、チャネルとの間でステ
ータス転送およびデータ転送を起動・制御するマイクロ
プロセッサ、２５はチャネルとのイニシャルセレクショ
ンシーケンス中ステータス／データ転送シーケンス等の
チャネルインタフェース動作を制御するインタフェース
制＃都である。
ッサ４から転送される制御語２０の格納番地を保持する
レジスタ、２２はマイクロプロセｙｔ（ＭＰＵ）２４か
らの指示でプロセッサ４を介してメモリ５とバッファメ
モリ２３間の０Ｍ人（ダイレクト・メモリ・アクセス）
動作を制御するｆ）ＭＡ回路、２３はメモリ５からＤＭ
Ａ回路２２により読み出されたデータ、又はチャネルか
ら転送さｎたデータをバクフアリングしてお（バッファ
メモリ、２４はプロセッサ４からの指示に基づきＤＭＡ
７に起動し、制御語２０を読み、チャネルとの間でステ
ータス転送およびデータ転送を起動・制御するマイクロ
プロセッサ、２５はチャネルとのイニシャルセレクショ
ンシーケンス中ステータス／データ転送シーケンス等の
チャネルインタフェース動作を制御するインタフェース
制＃都である。
第４図は人出力制御装置１よりＣＰＵ３にデータ１１ｔ
転送する際のチャネルアダプタの動作を示すタイムチャ
ートである。
転送する際のチャネルアダプタの動作を示すタイムチャ
ートである。
７’−セッサ４はＣＰＵ３に転送丁べぎデータが発生す
ると、メ七す５に第２図に示す制御語２゜を作成する。
ると、メ七す５に第２図に示す制御語２゜を作成する。
次にチャネルアダプタ６のレジスタ２１に制＠語２０の
格納番地を転送する。
格納番地を転送する。
レジスタ２１に制御語アドレスが転送されると、ＭＰＵ
２４に割込みが入る。ＭＰＵ２４は、レジスタ２１の内
容を読み、プロセッサ４の指示内容ヲ昶るために１）ｔ
ｖｌＡ回路２２にレジスタ２１の内容をセットしＩ）Ｍ
Ａを起動する。制御語２ｏは−時、バックアメモリ２３
に入るが、ＤＭＡ終了後、ＭＰＵ２４によってＭＰＵ内
の汎用レジスタに読み込まれる。ＭＰＵ２４は汎用レジ
スタ内に格納された制御語２０のコマンド１０のコード
を解析し、先づ装置状態バイト１１のステータスをイン
タフェース制御部２５にセットし、ステータス転送ン起
動すると同時にデータバッファ先頭番地１４をＤＭＡ回
路２２にセットし、ＤＭＡを起動する。
２４に割込みが入る。ＭＰＵ２４は、レジスタ２１の内
容を読み、プロセッサ４の指示内容ヲ昶るために１）ｔ
ｖｌＡ回路２２にレジスタ２１の内容をセットしＩ）Ｍ
Ａを起動する。制御語２ｏは−時、バックアメモリ２３
に入るが、ＤＭＡ終了後、ＭＰＵ２４によってＭＰＵ内
の汎用レジスタに読み込まれる。ＭＰＵ２４は汎用レジ
スタ内に格納された制御語２０のコマンド１０のコード
を解析し、先づ装置状態バイト１１のステータスをイン
タフェース制御部２５にセットし、ステータス転送ン起
動すると同時にデータバッファ先頭番地１４をＤＭＡ回
路２２にセットし、ＤＭＡを起動する。
ＣＰＵ５は人出刃側ｍｇｒｔｉから送らルてきたステー
タス乞判定し、当該入出力制御装置１に几ＥＡＬ）コマ
ンド乞送ルイニシャルセレクシ目ン・シーケンスを開始
する。
タス乞判定し、当該入出力制御装置１に几ＥＡＬ）コマ
ンド乞送ルイニシャルセレクシ目ン・シーケンスを開始
する。
この間、ＤＭＡ回路２２はメモリ５とのＤＭＡ動作を並
行して実行し、データバッファからの転送データをバッ
クアメモリ２３に格納する。
行して実行し、データバッファからの転送データをバッ
クアメモリ２３に格納する。
ＭＰＵ２４はイニシャルセレクション・シーケンス光子
の割込みをインタフェース制御部２５から受は付けた後
、バックアメモリ２３の内容をチャネルに転送するため
にインタフェース制御部２５にデータ転送を起動する。
の割込みをインタフェース制御部２５から受は付けた後
、バックアメモリ２３の内容をチャネルに転送するため
にインタフェース制御部２５にデータ転送を起動する。
ＭＰＵ２４はデータ転送完了後、バッファメモリ２５に
コマンド実行結果を香き、メモリ５中の実行結果１６の
格納領域にＤＭＡ転送する。
コマンド実行結果を香き、メモリ５中の実行結果１６の
格納領域にＤＭＡ転送する。
第４図に示すように、本実施例によればチャネルアダプ
タ６はＲＥＡｉ）コマンド発行要求のステータス転送や
ＲＥＡＩ）コマンド発行によるイニシャルモレクシ３ン
・シーケンス等チャネルインタフェース動作と並行して
メモリ５とのデータ転送ン実行できるので、スルーグラ
トラ同上させ、チャネルインタフェースの無駄な占有を
低減できる効果がある。
タ６はＲＥＡｉ）コマンド発行要求のステータス転送や
ＲＥＡＩ）コマンド発行によるイニシャルモレクシ３ン
・シーケンス等チャネルインタフェース動作と並行して
メモリ５とのデータ転送ン実行できるので、スルーグラ
トラ同上させ、チャネルインタフェースの無駄な占有を
低減できる効果がある。
本発明によれば、プロセッサがＣＰＵにデータ’ａ？ｌ
ｊ送したい時、一連のチャネルインタフェース動作に必
要な清報を事前にチャネルアダプタに渡してお（チャネ
ルアダプタ制御方式を採っているので、ＲＥＡｎコマン
ド要求のステータス転送やＢ、ＥＡＤコマンド受付中、
並行してメモリ内データバッファの読み込みが可能とな
り、スループットを向上しチャネルインタフェースのＳ
肱な占有をなくす効果がある。
ｊ送したい時、一連のチャネルインタフェース動作に必
要な清報を事前にチャネルアダプタに渡してお（チャネ
ルアダプタ制御方式を採っているので、ＲＥＡｎコマン
ド要求のステータス転送やＢ、ＥＡＤコマンド受付中、
並行してメモリ内データバッファの読み込みが可能とな
り、スループットを向上しチャネルインタフェースのＳ
肱な占有をなくす効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
メモリ内の制＠語の説明図、第３図は第１図に示すチャ
ネルアダプタの詳細構成図、第４図は従来方式（α〕と
本方式（ｂＪのチャネルインタフェース制御動作ン示す
タイムチャートである。 １・・・入出力制御装置、２−・・ブロックマルチプレ
ク丈・チャネル、５・・・メモリ、６・・・チャネルア
ダプタ、１０・・・コマンド、１１・・・装置状態バイ
ト、１２・・・装置アドレス、１５・・・実行結果、１
４・・・データバッファ先頭番地、２ｏ・・・制御語、
２２・・・ＤＭＡ回ｕ、２３・・・バク７アメモリ、２
４・・・ＭＰＵ（マイクロプロセッサ）、２５・・・イ
ンタフェース制＃部。 躬 Ｉ Ｚ 躬２０ 筋３乙
メモリ内の制＠語の説明図、第３図は第１図に示すチャ
ネルアダプタの詳細構成図、第４図は従来方式（α〕と
本方式（ｂＪのチャネルインタフェース制御動作ン示す
タイムチャートである。 １・・・入出力制御装置、２−・・ブロックマルチプレ
ク丈・チャネル、５・・・メモリ、６・・・チャネルア
ダプタ、１０・・・コマンド、１１・・・装置状態バイ
ト、１２・・・装置アドレス、１５・・・実行結果、１
４・・・データバッファ先頭番地、２ｏ・・・制御語、
２２・・・ＤＭＡ回ｕ、２３・・・バク７アメモリ、２
４・・・ＭＰＵ（マイクロプロセッサ）、２５・・・イ
ンタフェース制＃部。 躬 Ｉ Ｚ 躬２０ 筋３乙
Claims (1)
- １、上位のプロセッサとチャネルを介して接続されてお
り、自己のプロセッサとメモリと該チャネル−該メモリ
間のデータ転送を制御するチャネルアダプタとを有する
入出力制御装置において、前記チャネルアダプタにバッ
ファメモリを設け、前記メモリに格納されている装置の
ステータスを前記チャネルに向けて送りイニシャルセレ
クションシーケンスを行うのと並行して前記メモリに格
納されているデータを前記バッファメモリにとり込み前
記イニシャルセレクション終了後ただちに該データを前
記チャネルに向けて伝送するよう制御することを特徴と
するチャネルアダプタ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9971987A JPS63266565A (ja) | 1987-04-24 | 1987-04-24 | チヤネルアダプタ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9971987A JPS63266565A (ja) | 1987-04-24 | 1987-04-24 | チヤネルアダプタ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63266565A true JPS63266565A (ja) | 1988-11-02 |
Family
ID=14254881
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9971987A Pending JPS63266565A (ja) | 1987-04-24 | 1987-04-24 | チヤネルアダプタ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63266565A (ja) |
-
1987
- 1987-04-24 JP JP9971987A patent/JPS63266565A/ja active Pending
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