JPS63257228A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法及びそれに使用するレジ
スＩ・パターンに関する。

〔従来の技術〕

従来、たとえば電界効果型トランジスタ（以下ＦＥＴと
いう）のゲート電極は一般的に第５図に示す如き形状と
されている。即ち、ＦＥＴのゲート電極の形状は、０．
７乃至０．３μｍの線幅にて形成された微細なゲートｌ
と、このゲート１と同時に且つ一体的に形成され、また
外部回路との接続を図るための６０乃至１００μｍ角に
形成された比較的大面積のゲートバッド２とからなって
いる。

なお、ゲート１をｔ夫んで対向しているのはソース電極
３及びドレイン電極４であり、ゲート１及びゲートバッ
ド２とは異なる工程により形成される。

ところでこのようなゲートＩとゲートパッド２とは図示
されていない基板上にフォトエングレーピイング技術、
各電極への金属蒸着技術及びリフトオフ技術等により同
時に形成される。

この際、微細なパターンであるゲート１の形成において
は、フォトエングレービイング技術、就中フォトレジス
トの現像がその精度を左右することになる。即ち、ゲー
トエ及びゲートバッド２はその下側の基板等の上にフォ
トレジストを塗布し、このフォトレジスト上にフォトエ
ングレービイングの技術により第５図に示す如きゲート
１及びゲ−トパフド２等のパターンを露光し、これを現
像することにより、ゲート１及びゲートパッド２に相当
するパターン部分のフォトレジストを除去して基板面ま
で開口し、この開口に電極金属を蒸着等により積層形成
した後、残存しているフォトレジストの総てを除去する
ことにより形成される。

このためフォトレジストにパターンを露光した後の現像
に際して、現像時間が適正に制御されない場合、特に現
像時間が過剰になった場合には、各パターンの部分のレ
ジストが過剰に除去されて実際の開口部は元のパターン
、即ち設計値より拡大してしまう。従って、フォトレジ
ストの現像時間は厳密に最適時間に制御される必要があ
る。

〔発明が解決しようとする問題点〕

ところで、フォトレジストの現像、より具体的にはパタ
ーン露光後のフォトレジストの除去のための最適時間は
ゲート１のような微細パターンとゲートパッド２のよう
な比較的大面積のパターンとでは異なるという問題があ
る。即ち、フォトレジストの現像に際しては、ゲート１
のような微細なパターンでは比較的迅速にフォトレジス
トが除去されてしまうが、他のゲートパッド２等の比較
的大面積のパターンではフォトレジストの除去に比較的
時間を要するという面積効果が存在する。

このため、ゲートバッド２等の比較的大面積のパターン
を最適現像時間にて現像した場合には、ゲート１のよう
な微細パターンは過剰現像となり、現像終了時にはその
開口幅が設計値に比して過剰に拡大してしまう。

たとえば、ゲート１とゲートパッド２との面積比は一般
的には１：１００程度であり、この場合にはゲートパッ
ド２のパターンに対する最適現像時間はゲート１のパタ
ーンに対するそれの１．５倍程度になる。このため、ゲ
ート１の設計開口幅がたとえば０．４μｍであれば、実
際の開口幅は０．５乃至０．７μｍ程度に拡大する。従
って、その開口に電極金属を形成すると、設計値とは大
きく異なった幅の電極が形成されてしまうことになる。

なお、ゲート１のパターン幅を予め面積効果を見込んで
予め設計値より小さくしておくことも考えられないでは
ないが、面積効果による微細パターン幅の拡大を制御す
ることは事実上は不可能である。゛ 本発明はこのような事情に鑑みてなされたものであり、
フォトレジストの現像に際して、微細なパターンに対し
ても、また比較的大面積のパターンに対しても実質的に
最適な現像時間を得ることが可能な半導体装置の製造方
法及びそれに使用するレジストパターンの提供を目的と
する。

〔問題点を解決するための手段〕

本発明の半導体装置の製造方法では、比較的大面積のパ
ターン内に非開ロバターンを予め形成しておくこととし
ている。

本発明は、レジスト上に形成された比較的小面積のパタ
ーンと比較的大面積のパターンとを同一の現像処理によ
り除去してレジストを開口する工程を含む半導体装置の
製造方法において、前記小面積のパターンと大面積のパ
ターンとの最適現像時間を実質的に一致させるべく、前
記大面積のパターン内にレジストが除去されない非開ロ
バターンを形成しておくことを特徴とする。

〔作用〕

本発明の半導体装置の製造方法では、比較的大面積のパ
ターン内に非開ロバターンが予め形成されているので、
微細なパターンと比較的大面積のパターンとの実質的な
面積比がたとえば１：１００から、１：５０程度に小さ
くなり、微細パターンに対してもまた比較的大面積のパ
ターンに対しても実質的に最適な現像時間が得られる。

〔実施例〕

以下、本発明をその実施例を示す図面に基づいて詳述す
る。

第１．２．３及び４図は本発明の半導体装置の製造方法
の説明のための模式図である。なおいずれにおいても、
ゲート１．ゲートパッド２．ソース電極３及びドレイン
電極４等の大きさ１位置関係等は前述の第５図の従来例
と基本的には間様であり、また第５図と間一部分には同
一の参照符号を付与しである。

第１図の例では、ゲート１に比して大面積であるゲート
バッド２のパターン内に、ハツチングを付して示した二
つの帯状の非開ロバクーン２１．２１がゲート１の長手
方向と直交する方向に形成されている。

また第２図の例では、ゲートバッド２のパターン内に、
同じくハンチングを付して示した三つの帯状の非開ロバ
ターン２２，２２．２２がゲート１の長手方向と平行な
方向に形成されている。

第３図の例では、ゲートバッド２のパターン内に、同じ
くハツチングを付して示した長方形状の比較的大面積の
非開ロバターン２３が形成されている。

更に第４図の例では、ゲートバッド２のパターン内に、
同じくハツチングを付して示した帯状の非開ロバターン
２４．２４が「ハ」の字状に形成されている。

いずれの例においても、ゲート１のパターンと同時に現
像処理されるゲートバッド２のパターン内にレジストが
除去されない非開ロバターン２１゜２２、２３．２４等
が形成されている。換言すれば、微細パターンであるゲ
ート１に比して大面積のパターンであるゲートバッド２
の実質的な面精を減少させることが出来るような非開ロ
バターン２１，２２．２３゜２４等がゲートバンド２の
パターン内に形成されている。

このように、ゲートバンド２のパターン内に非開ロバタ
ーン２１　、２２．２３．２４等が形成されていること
により、たとえば０．７Ｘ２００μｍのゲート１のパタ
ーンと２０　Ｘ　２０μｍのゲートバッド２のパターン
とをほぼ同等の最適現像時間にて同時に処理可能なるこ
とが、本願発明者により確認された。

従って、半導体装置の製造に際して、第１図〜第４図に
示すようなゲートバッド２のパターン内に非開ロバター
ンが形成されたレジストパターンを使用して、第１図〜
第４図に示す如くゲートバッド２のパターン内に非開ロ
バターン２１，２２，２３゜２４等が形成されるように
してレジストの現像を行えば、微細パターンであるゲー
ト１のパターンと、比較的大面積であるゲートバッド２
のパターンとの双方をほぼ最適の現像時間にて現像する
ことが可能になるので、レジストのゲート１のパターン
の部分の現像による開口幅を適正に維持し、これにより
ゲート１の幅を設計値通りに形成することが可能になる
。

〔効果〕

以上のように、本発明によれば比較的小面積のパターン
、たとえば微細なゲート等と、比較的大面精のパターン
、たとえばゲートバッド等のパターンが露光されたフォ
トレジストを同時に現像処理するような場合に、双方の
パターンを実質的に最適な現像時間で現像することが可
能になるので、従来はややもすると設計値より太目に形
成されることが多かった微細パターンを設計値通りに形
成することが可能になる。従って微細なパターンと比較
的大面精のパターンとをレジストに露光して同時に現像
処理する必要が生じる、たとえば高周波用素子、集積型
半導体装置の製造に適用すればおおいに効果を発揮する
ものである。

【図面の簡単な説明】

第１図乃至第４図は本発明の実施例を示す模式図であり
、第５図は従来の技術を示す模式図である。 １・・・ゲート　　２・・・ゲートバッド　２１，２２
，２３゜２４・・・非開ロバターン 特　許　出願人　　三洋電機株式会社 代理人　弁理士　　河　野　　登　夫 纂　ＩＩ２］ 第　２　図 ＄３１１Ｄ 箋　４図

Claims (1)

1. 【特許請求の範囲】 １、レジスト上に形成された比較的小面積のパターンと
   比較的大面積のパターンとを同一の現像処理により除去
   してレジストを開口する工程を含む半導体装置の製造方
   法において、前記小面積のパターンと大面積のパターン との最適現像時間を実質的に一致させるべく、前記大面
   積のパターン内にレジストが除去されない非開口パター
   ンを形成しておくことを特徴とする半導体装置の製造方
   法。