JPS63253469A - ベクトル処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はベクトル処理装置に係わり、特にソース処理な
どの記号処理に好適なベクトル処理装置に関する。

〔従来の技術〕

従来、ベクトル処理にもとづいてデータ列のソーティン
グを高速に行なう専用ハードウェアとして、特願昭５８
−２４２００７記載の装置が知られている。

この装置はそれまでベクトル化できなかったマージ・ソ
ート法のベクトル化を可能にしている。

〔発明が解決しようとする問題点〕

上記従来技術は、ソート対象となるデータ列に偏りがあ
る場合、例えば入力データ列がはじめから、はぼソート
済みである場合などに対する配慮がなされていなかった
。以下この問題を図を用いて簡単に説明する。

第１０図（ａ）は、従来技術のベクトル処理装置でのソ
ート方法を模式的に示した図である。この図かられかる
ように従来は、ソート対象の入力データ列が２，５，７
，４，１，６，８，３である場合、まずこのデータ列を
中央から２つのベクトルＸ＝　（２，５，７，４）とＹ
＝　（１，６，８゜３）とに分割する。次に、Ｘ、Ｙ内
のデータがランダムに並んでいることを前提に、ＸとＹ
の先頭から１つづつマージしていく、この結果２つづつ
はソート済みのデータ列１，２，５，６，７，８゜３．
４が出力される。そこで再びこのデータ列をベクトルＸ
＝　（１，２，５，６）とＹ＝　（７，８゜３．４）に
分割して今度は２つづつマージする。

この結果４つづつソート済みのデータ列１，２゜７．８
，３，４，５．６が出力され、再度分割マージを行なう
ことによって全体のソートが完了する。

この方式では、１回のマージ毎にソート済みのデータ列
の長さが１．２，４．・・・ど２倍づつに長くなる。従
って入力データ列の長さがＮであるとすると、Ｑｏｇｚ
Ｎ回のマージが必要になる。例えばこの例ではＱｏｇｚ
８　　＝＝３回のマージが必要である。この方式は、入
力データ列はランダムに並んでいると仮定しているが、
実際の入力データ列では、何らかの偏りが存在する場合
も多い。例えば最初からほぼ昇順にデータが並んでいる
こともありうるが、この方式ではそのようなデータ列の
性質を活かせないという問題がある。

この問題に対して、ソフトウェア的には第１０図（ｂ）
に−例を示したようなデータ列に内存する特性を活かし
て効率を上げる方法が知られている。第１０図（ｂ）は
、第１０図（ａ）に示したものと同−例でのソート手順
を示している。第１０図（ｂ）に示した方式では、最初
の入力データ列２，５，７，４．ｌ、６，８．３に存在
する特性を利用する。すなわちこのデータ列のうち、２
．５．７は初めから昇順に並んでおり、７，４゜１は逆
に降順に並んでいる。また１次の１，６゜８は再び昇順
に、８，１は降順になっている。そこでこれら初めから
入力データ列に存在する昇順または降順データ列をマー
ジしていくことにより、少ないマージ回数でのソートが
可能となる。第１０図（ｂ）でいうと、入力データ列に
対し、その両端からみていくと、左端からは２，５．７
が昇順に並んでおり、右端からは３，８が昇順に並んで
いる。従ってこの両者をマージして２，３゜５．７．８
を出力する０次に左からは４，１．右からは６，１がそ
れぞれ降順に並んでいるので、両者をマージして６，４
．１を出力する。この出力結果２，３，５，７，８，６
，４．１に対し両端から上と同様のマージを行なうと、
今度は左端からは２，３，５，７，８が、右端からは１
，４゜６がそれぞれ昇順なのでこれをマージして出力す
ることにより全体のソート結果が得られる。この例では
２回のマージで全体がソートでき、第１０図（ａ）の方
式に比べてマージ回数が少なくて済む。

しかし第１０図（ｂ）の方式は従来のベクトル処理装置
では効率の良いベクトル処理ができない。

その理由を以下説明する。第１０図（ｂ）に示した演算
では、入力データ列（ベクトル）が昇順・降順に並んで
いる部分列（部分ベクトル）から成っている。そして部
分ベクトル毎に異なった演算が要求される０例えば、昇
順に並んでいる部分ベクトルどうしのマージでは、値が
小さい順に出力することが、また降順に並んでいる部分
ベクトルどうしのマージでは大きい順に出力することが
要求される。そこで従来のベクトル処理装置ではまず、
入力ベクトルを走査して昇順・降順に並んだ部分ベクト
ルに分割し、次に昇順の部分ベクトルに対しては小さい
順に出力するベクトル型のマージ命令を、また降順の部
分ベクトルに対しては大きい順に出力するマージ命令を
それぞれ適用する必要がある。したがって走査と部分ベ
クトルへの分割のオーバヘッドが加わるとともに、ベク
トル長が短くなり、命令起動のオーバヘッドが増大する
ことになる。

〔問題点を解決するための手段〕 上記目的は、連続するベクトル要素の比較演算手段と比
較結果および演算結果に応じて更新される演算モードレ
ジスタと、各ベクトル要素に対して行なう演算の種類を
前記モードレジスタにより決定する手段とを設けること
により達成される。

〔作用〕

解決手段の作用を第１０図（ｂ）の例にもとづいて説明
する。入力データ列を１つのベクトル・オペランドとし
て両端から処理していくが、まず、相隣り合う連続ベク
トル要素間の大小比較を行ない、データが昇順または降
順に並んでいるかを調べる。例えば左端からは２〈５．
右端からは３〈８であり、ともに昇順であることがわか
る。また演算モードとしては′昇順マージモード１と１
降順マージモード′の２つがあ、す、それぞれに対応し
て例えば値１０′と′１′を演算モードレジスタに設定
する。今、演算モードレジスタに初期値′０′が設定さ
れているとすると、演算は昇順マージモードで開始され
る。昇順マージモードでは値の小さい値に出力していく
ので、最初に１２′が出力される。左からの次の連続２
要素の大小比較結果は５く７で依然昇順なので演算モー
ドは変化せず、１３′が出力される。右からの次の連続
２要素の比較結果は８〉６であり降順に変化している。

すなわち右からの昇順部分ベクトルが尽きているので、
左からの昇順部分ベクトルの要素“５′を出力する。こ
の結果左からの連続２要素の比較結果は７〉４となりこ
ちらも降順となる。

そこで′７′と′８′のうち小さい方の１７′を出力す
るとともに最初の昇順部分ベクトルが尿きたので演算モ
ードレジスタを′１′に更新し降順部分ベクトル列のマ
ージに移る。降順マージモードでは大きい順の出力を行
なうので、まず′８′が出力される。そして昇順部分ベ
クトル列の場合と同様に降順部分ベクトル列のマージを
行なう。

以下同様に昇順または降順の部分ベクトルが尽きたとき
にモードを更新し１次の部分ベクトル列のマージに移る
。

これによって、部分ベクトル列の区切り部分の検出をマ
ージと並行して行なうことができ、かつ各昇順・降順部
分ベクトルに対応して昇順モードのマージと降順モード
のマージを命令を再起動せずに連続して行なえるので効
率の良いパイプライン処理が可能となる。

〔実施例〕

以下、本発明の一実施例を図に従って説明する。

まず本発明の一実施例であるベクトル処理装置の構成と
動作の概略を第１図を用いて説明する。

主記憶装置１１１に格納されたベクトル命令は、データ
バス１２９から命令語レジスタ１０１に読出され、解読
回路１０２により解読される。解読の結果命令の種類が
判明すると、その旨が制御信号１１３によって演算制御
回路１０４に伝えられ命令の種類に対応した制御回路が
起動される。これと並行して命令が指定する汎用レジス
タの内容が汎用レジスタ群１０３よりデータバス１１４
と１１５を介して演算制御回路１０４中のオペランド制
御回路１０６とモード制御回路１０７に送られセットア
ツプされ、これら回路が初期化される。

初期化が終了すると演算制御回路１０４中のタイミング
制御回路１０５はオペランド・ベクトルの要素のフェッ
チならびにストア要求を必要に応じて制御信号１３１に
より主記憶装置１１１に送出する。これと並行してフェ
ッチアドレスおよびストアアドレスの更新指示もタイミ
ング制御回路１０５から制御信号１１８を介してアドレ
ス制御回路１０９に送られる。フェッチ要求を受は取っ
た主記憶装＠１１１はアドレス制御回路１０９がらデー
タバス１２４を介して送られたフェッチアドレスに従っ
てベクトル要素を読み出す、読み出されたベクトル要素
はデータバス１２８を介して演算回路１１０に送られて
演算され、演算結果が制御信号１２６を通して演算制御
回路１０４中の次動作制御論理１０８に入力される１次
動作制御論理は演算結果と、オペランド制御回路１０６
がら制御信号１２１を介して入力される終了判定結果と
、モード制御回路１０７から制御信号１２２を介して入
力される演算種類を示すモード信号とを参照し１次に行
なうべき動作を決定する。次動作の指示は次動作制御論
理１０８からオペランド制御回路１０６とモード制御回
路１０７に制御信号１２０および１２３を介して送られ
、オペランドカウンタの更新、および演算モード指定レ
ジスタの更新がそれぞれ行なわれる。

本発明の特徴はこのように、各ベクトル要素に対する演
算が演算モードレジスタの内容に従って変化し、かつ演
算結果が演算モードレジスタの更新に反映される点にあ
る。これにより、一つのベクトルの処理中に演算結果に
応じて動的に演算の種類を切り替えることが可能になっ
ている０例えばマージソートの場合、ベクトル中で昇順
あるいは降順の部分ベクトルを捜しながら、昇順部分ベ
クトルについては小さい順のマージ出力、降順部分ベク
トルについては大きい順のマージ出力といったような演
算動作が可能となり、部分ベクトルへの分解オーバヘッ
ドおよびベクトル命令の起動オーバヘッドがない効率的
なベクトル演算が可能となる。

さてオペランド制御回路１０６が終了を検出すると、そ
の旨が制御信号１１６によりタイミング制御回路１０５
に伝えられ、フェッチ要求ならびにストア要求の送出を
止め命令が終了する。その後主記憶装置ｉ！２１１１か
ら次の命令が取出され命令語レジスタ１０１にセットさ
れ処理が続行する。

以上、本発明の一実施例であるベクトル処理装置の構成
と動作の概略を述べた。

第１図に示したベクトル処理装置の詳細な動作の説明に
先立って、まず本実施例におけるベクトル命令の命令形
式について第２図を用いて説明する。第２図に示したよ
うにベクトル命令は３２ビツトのビット列である。命令
の上位１６ビツト２０１はベクトル命令の種類を表わす
、Ｒ１フィールド２０２は４ビツトの２進整数を表わし
Ｏ〜１５の番号のつけられた１６本の汎用レジスタ群１
０３のうちのＲ１フィールドが示す番号をもった汎用レ
ジスタ２０４および２０４と連番のレジスタ２０５，２
０６，２０７，２０８，２０９を指定する。同様にＲ２
フィールドはＲ２フィールドが示す番号をもった汎用レ
ジスタ２１０および２１０と連番のレジスタ２１１，２
１２，２１３を指定する。

汎用レジスタ２０４，２０６，２０８はそれぞれ第１オ
ペランドベクトル（以下Ｏｐ、１と略す）、第２オペラ
ンドベクトル（以下Ｏｐ、２と略す）、第３オペランド
ベクトル（以下Ｏｐ、３と略す）の先頭アドレスを表わ
す、また汎用レジスタ２０５゜２０７．２０９はそれぞ
れＯＰ、１．Ｏｐ、２．Ｏｐ、３の要素数を表わす、汎
用レジスタ２１０，２１１゜２１２はそれぞれ演算中の
ベクトル要素を示すカウンタである。汎用レジスタ２１
３は本発明の特徴部分の一つであり、演算モードを指定
する。第１１図は、第１０図（ｂ）に示した例題に対す
る。

本実施例でのオペランド指定を模式的に示した図である
。以下第１０図（ｂ）の処理を行なうベクトル演算を多
モードマージ演算と呼ぶことにする。

第１１図に示したように、ＯＰ、１としてはソートすべ
きデータ列をベクトルとしたものを、ＯＰ、２としては
Ｏｐ、１を逆順に並べたものとする。具体的には、Ｏｐ
、２の先頭要素アドレスをＯｐ、１の最終要素アドレス
に等しく設定すれば、後述するようにＯＰ、２のベクト
ル要素アドレス更新は現アドレスから４を減じている（
Ｏｐ、１の方は４を加える）ので、ＯＰ、２としてはｏ
ｐ、１を逆順に並べたことになる。したがってデータの
並べかえ等は不要である。ベクトル要素数２０５，２０
７，２０９としでは、すべて１８′を指定する。またベ
クトル要素カウンタ２１０，２１１，２１２の初期値と
してはいずれも′０′を設定しておけば良い、モードカ
ウンタ２１３の初期値も′０′としておく。

以上、命令形式について説明した。

次に本発明の一実施例である第１図に示したベクトル処
理装置の詳細な動作を第１０図（ｂ）および第１１図に
示した多モードマージ演算が本実施例のベクトル処理装
置においてどう処理されるかを例として図に従って説明
する。具体的には処理の進行を示す第３図のタイム・チ
ャートの流れを、関係する各論理回路の構成図（第４図
〜第９図）を参照しながら追いかけることにする。

第３図は第１１図のＯｐ、１．Ｏｐ、２を入力とした時
の第１図のベクトル処理装置の動作を示すタイム・チャ
ートである。第３図に示したように本ベクトル処理装置
ではＣＫｏおよびＣＫ　ｘの２相のクロック信号を同期
用に用いている。

命令レジスタ１０１に読み出された第２図の形式のベク
トル命令が解読の結果多モードマージ命令であることが
判明すると、その旨を示す制御信号ＤＥＣ（１１３）が
演算制御回路１０４中のタイミング制御回路１０５に送
られる。

タイミング制御回路１０５の構成を第４図に示す。

ＤＥＣ信号を受は取ったタイミング制御回路１０５は各
回路の初期化を指示する制御信号１ＮｉＴを送出する。

これとともに多モードラージ命令の処理に入ったことを
示すホールドタイプのフリップフロップ４０１をセット
する。

第５図にオペランド制御回路１０６の構成を示す。

１ＮｉＴ信号の指示によりオペランド制御回路１０６中
のオペランドカウンタＯＣ１（５０１）。

Ｏｃ２　（５０２）、ｏｃ３（５ｏ３）にそれぞれ汎用
レジスタ２１０，２１１，２１２の値、すなわち初期値
１０　ｔがセットされる。ＯＣＩ、ＯＣ２゜ｏＣ３はそ
れぞれＯｐ、　１　、　Ｏｐ−２ｓ　Ｏｐ−３中の演算
要素を示すオペランドカウンタである。また要素数レジ
スタＯＬＩ　（５０４）、ＯＬ２　（５０５）。

ＯＬ３　（５０６）もやはり１ＮｉＴ信号の指示により
、それぞれ汎用レジスタ２０５，２０７゜２０９の値、
すなわち′８′が設定される。これでオペランド制御回
路１０６の初期化が完了した。

第６図はモード制御回路１０７の構成を示す図である。

１ＮｉＴ信号の指示により、汎用レジスタ２１３に格納
されたモードカウンタの初期値がモードカウントレジス
タＭＣＲ（６０１）に初期設定される。これでモード制
御回路１０７の初期化が終了する。

第７図はアドレス制御回路１０９の構成を示す図である
。１ＮｉＴ信号の指示により汎用レジスタ２０４，２０
６，２０８に格納されたｏｐ、　１　。

Ｏｐ、２．ｏｐ、ａの先頭アドレス（順にａｌ、ａ２゜
ａ３とする）がアドレスレジスタＯＡＩ　（７０１）。

ｏＡ２　（７０２）、ＯＡ３　（７０３）　に−ｔｚノ
ットれる。これでアドレス制御回路１０９の初期化が完
了する。

ＤＥＣ信号１１３の１クロツク後にフェッチ要求信号Ｆ
ＲＥＱ　（１３１ａ）がタイミング制御回路１０５から
主記憶装置１１１に送出される。以後ＦＲＥＱ信号は演
算終了まで１クロツクおきに発行される。

最初のフェッチ要求信号（第３図の）を受けとった主記
憶装置１１１は、データバス１２４ａ。

１２４ｂを介して送られるアドレスレジスタＯＡ１およ
びＯＡ２の値をフェッチアドレスとしてデータを読み出
し、演算回路１１０に送る。

第８図に演算回路１１０の構成を示す、主記憶装置１１
１から読み出されたＯｐ、１とＯＰ、２の先頭要素であ
る′２′と′３′は１ＮｉＴ信号の１クロック遅れの制
御信号１ＮｉＴ１によりワークレジスタＷＸＮＲ（８０
１）　とＷＹＮＲ（８０２）にそれぞれセットされる。

１ＮｉＴ１信号のさらに１クロツク後に発行される制御
信号１ＮｉＴ２によりアドレス制御回路１０９内（７）
ＯＡＩ　（７０１）　とＯＡ２　（７０２）の値がそれ
ぞれ＋４．−４されて、次要素のアドレスとなる。この
アドレスが指すベクトル要素である′５′と′８！が第
２回目のフェッチ要求（第３図■）により読出され演算
回路１１０に送られる。送られたベクトル要素１５′と
′８′はｉ　Ｎ　ｉ　Ｔ　２信号のさらに１クロツク後
に発行される１ＮｉＴ３信号によりそれぞれＷＸＮＲ。

ＷＹＮＲにセットされる。これと同時にそれまでＷＸＮ
Ｒ，ＷＹＮＲにあったデータ′２′と１３′はそれぞれ
ワークレジスタＷＸＣＲ（８０３）とＷＹＣＲ（８０４
）Ｌ：転送される。ＷＸＮＲとＷＸＣＲ，ＷＸＣＲとＷ
ＹＣＲおよびＷＹＮＲとＷＹＣＲの内容が比較演算器８
０５，８０６゜８０７により比較され、比較結果ＣＭＰ
Ｉ。

ＣＭＰ２．ＣＭＰ３が信号線１２６ａ、１２６ｂ。

１２７ｃを介して次動作制御論理１０８に送られる。

第９図は次動作制御論理１０８の構成を示す真理値表で
ある。今、ＣＭＰｌは２≦５．ＣＭＰ２は２≦３．ＣＭ
Ｐ３は３≦８となっている。またオペランド制御回路１
０６からのＥＮＤ信号は。

ＯＣｌ、ｏＣ２，ＯＣ３とも’Ｏ’　でかつＯＬｌ。

ＯＬ２．ＯＬ３が１８′なので１０′である。そしてモ
ードカウンタＭＣＲの値もｌ　ＯＩ　なのでそノ最下位
ビット信号ＭＯＤＥ　（１２２）　も’Ｏ’である。従
って第９図の真理値表における項番１の動作が選択され
、出方信号としテＵＰ　１　、　ＯＰ２゜ＵＰ３．ＵＰ
ＭＣがツレぞｈ　（１１、ｒ□ｒ。

１１ｊ　、ａ□ｐ　となる。これらの出方信号は信号線
１２０を介してタイミング制御回路１０５に送られ、こ
れらのディレィ信号、Ｕ　Ｐ　Ｉ　Ｄ　、　ＵＰＩＤＤ
。

ＵＰ２Ｄ、ＵＰ２ＤＤ、ＵＰ３Ｄ、ＵＰ３ＤＤ。

ＵＰＭＣＤＤがオペランド制御回路１０６．モード制御
回路１０７およびアドレス制御回路１０９に送られ、各
レジスタの更新が行なわれる。第９図の項番１の動作指
示の場合、ＵＰＩ信号とＵＰ３信号が１１′となるので
ＯＰ、１およびＯｐ、３のベクトル要素カウンタｏｃ１
およびＯＣ３がＵＰＩＤＤ信号およびＵＰ３ＤＤ信号に
よりカウントアツプ（＋１）される、またＵＰＬＤおよ
びＵＰ　３　ＤＤ倍信号よりアドレスレジスタＯＡＩと
ＯＡ３がそれぞれ更新（＋４）され、次のベクトル要素
を指す、一方、ＵＰ２信号は′ｏ′となるノテ、Ｏｐ、
２のベクトル要素カウンタＯＣ２およびアドレスレジス
タＯＡ２は更新されない。同様にＵＰＭＣ信号もｌ　Ｏ
ｌ　となるのでモードカウンタＭＣＲも更新されない。

これは次のことを意味する。第９図の項番１から６まで
はＭＯＤＥが′０′、すなわち昇順部分のベクトルのマ
ージを行なう場合であり１項番７から１３まではＭＯＤ
Ｅが１′、すなわち降順部分ベクトルのマージを行なう
場合である。一方、ＭＣＲの初期値はｔ　Ｏｔであり昇
順モードを指定していた。ここではＣＭＰ　１　。

ＣＭＰ３の結果からデータは昇順になっていることがね
かるのでモードを変更する必要がない。

第３回目のフェッチ要求（第３図■）はこれら更新され
たアドレスに従って発行される。すなわちＯＡＩは’ａ
１＋８’　、ＯＡ２は’ａ　２＋４’となっている。従
って主記憶装置１１１からの読出しデータは７′と１８
′となる。すなわちＯｐ、２については２回目のフェッ
チ要求に対するものと同じベクトル要素が読み出される
。読み出したデータ′７′と８′はそれぞれ演算回路１
１０に送られ、ＯＰ、１のベクトル要素′７′はＵＰＩ
ＤＤ＝　’１’　なのでワークレジスタｖＸＮＲにセッ
トされるがＯＰ、２のベクトル要素′８′はＵＰ２ＤＤ
＝　’Ｏ’　ゆえワークレジスタＷＹＮＲにはセットさ
れず、ＷＹＮＲの内容は更新されない、同様にＷＸＣＲ
にはＷＸＮＲのもとの値１５′がセットされるが、ＷＹ
ＮＲの内容は更新されない、ストアデータ用のワークレ
ジスタＷＺＲ（８０８）にはＵＰＩＤＤ＝　’１’な（
７）テ１ｌｌＸｃＲ（ＩＦ）もとの値１２′がセットさ
れる。

第３回目のフェッチ要求信号（第３図■）の１クロツク
後に最初のストア要求信号がタイミング制御回路１０５
から主記憶装置１１１に発せられる。

ストア要求は、ＯＡ３の内容をストアアドレスとして、
またＷＺＲの内容をストアデータ（１２７）として行な
われる。従ってＯｐ、３の第１要素としては１２′がア
ドレス１ａ３′にストアされることになる。

ストアと並行して、すなわち第３回目のフェッチ要求（
第３図■）の１クロツク後に次の演算結果が次動作制御
論理１０８から出るが、今度はＣＭＰＩは１５≦７’　
、ＣＭＰ２は’５＞３’　。

Ｃ：ＭＰ３は１３≦８’　、ＥＮＤは’Ｏ’　、　ＭＯ
ＤＥも０′なので項番２の動作すなわち昇順部分ベクト
ルどうしのマージでＯｐ、２側の方が小さい場合の動作
が選択され、ＵＰｌが’Ｏ’　、ＯＰ２が’１’　、Ｕ
Ｐ３が’１’　、ＵＰＭＣが０′となる。この結果、Ｏ
ＡＩとＯＣｌは更新されず。

ＯＡ２は−４されて１ａ２−８′に、ｏｃ２は＋１され
て１′となり、ＯＣ３も＋１されて２′となる。またＷ
ＹＮＲには４回目のフェッチ要求（第３図■）に対応し
たフェッチデータ′６′がセットされＷＹＣＲには８′
が入り、Ｗ　Ｚ　Ｒニは１３′がセットされ、ＯＰ、３
の第２要素としてストアされる。ＷＸＮＲ，ＷＸＣＲの
内容は更新されない。

以下同様に動作が進められる。第４回目のフェッチ要求
（第３図■）に対応したフェッチデータニ対スル演算テ
ハ、ＣＭＰＩが′５≦７’、ＣＭＰ２が′５≦８’　、
ＣＭＰ３が’８＞６’となる。

ＣＭＰｌおよびＣＭＰ３の結果からＯｐ、１側はまだ昇
順に並んでおりｏｐ、２側の昇順部分ベクトル列は尽き
たことがわかる。動作としては第９図の項番３が選択さ
れ、Ｏｐ、１およびＯｐ、３側のカウンタＯＣＩ、ＯＣ
３ならびにアドレスレジスタＯＡ１．○Ａ３．’７−り
１７ジスタＷＸＮＲ，ｖＸＣＲ。

ＷＺＲ等が更新され、Ｏｐ、１側のデータ′５′がＯｐ
、３の次要素としてストアされる。

第５回目のフェッチ要求（第３図■）に対応してＷ　Ｘ
　Ｎ　Ｒニは’４’　、ＷＸＣＲには′７′が到着する
。演算の結果ＣＭＰＩが’？＞４’　、　（ＪＰ２が′
７≦８’　、ＣＭＰ３が’８）６’となり、ＯＰ、１側
も昇順部分ベクトルが尽きたことがわかる。従って今度
は降順部分ベクトルのマージへと演算を切りかえる。具
体的′には第９図の項番５の動作が選択され、ＯＰ、１
およびｏｐ、３のカウンタならびにアドレスレジスタ、
ワークレジスタが更新され、○ｐ、１側のデータ′７′
がＯＰ、３要素としてストアされる。すでに述べたよう
に昇順部分ベクトルのマージが終了したので、降順部分
ベクトルのマージへと？寅算を切りかえるために、ＵＰ
ＭＣを１１′としてモードカウンタＭＣＲを更新（＋１
）する、この結果ＭＯＤＥは１へと変化する。

第６回目のフェッチ要求（第３図■）に対応してＷＸＮ
Ｒには’１’、、ＷＸＣＲには１４′がセットされる。

演算の結果ＣＭＰＩが１４≧１′。

ＣＭＰ２が１４≦８’　、ＣＭＰ３が１８≧６′となり
、ＭＯＤＥは′１′になっているので降順部分ベクトル
列のマージを行なう、具体的には第９回の項番７の動作
が選択され、Ｏｐ、２およびＯｐ、３のカウンタＯＣ２
，ＯＣ３ならびにアドレスレジスタＯＡ２．ＯＡ３、ワ
ークレジスタＷＹＮＲ。

ＷＹＣＲ，ＷＺＲがそれぞれ更新され、１８′がストア
される（降順のマージなので大きい方が出力される）、
Ｏｐ、１．ＯＰ、２両方とも降順のままなのでモードは
変化しない。

第７＠目のフェッチ要求（第３図■）に対応してＷＹＮ
Ｒ４ｍは’１’　、ＷＹＣＲには１６′がセットされる
。演算の結果ＣＭＰＩが１４≧１′。

ＣＭＰ２が′４≦６’　、ＣＭＰ３が１６≧１′となり
、前回と同じく第９図の項番７の動作が選択され、Ｏｐ
、２およびＯｐ、３（７）カウンタＯＣ２゜ＯＣ３なら
びにアドレスレジスタＯＡ２．ＯＡ３、ワークレジスタ
ＷＹＮＲ，ＷＹＣＲ，ＷＺＲがそれぞれ更新される。Ｏ
ｐ、２側のデータである′６′がＯｐ、３の次要素とし
てストアされる。

第８回目のフェッチ要求（第３図■）に対応してＷＹＮ
Ｒには’４’　、ＷＹＣＲには′１′がセットされる。

演算の結果ＣＭＰ１が′４≧１′。

ＣＭＰ２が’４）１’　、ＣＭＰ３が’１＜４’となり
、○ｐ、１側は依然降順であるがＯｐ、２側の降順部分
ベクトルは尽きたことがわかる。そこで第９図項番９の
動作が選択され、ＯＰ、１およびＯＰ、３のカウンタＯ
ＣＩ、ＯＣ３ならびにアドレスレジスタＯＡＩ、ＯＡ３
、ワークレジスタＷＸＮＲ。

ＷＸＣＲ，ＷＺＲがそれぞれ更新され、Ｏｐ、１側のデ
ータ１４′がＯＰ、３要素としてストアされる。

第９回目のフェッチ要求（第３図■）に対応しテＷ　Ｘ
　Ｎ　Ｒニは’６’　、ＷＸＣＲには′１′がセットさ
れる。演算の結果ＣＭＰ１が’１＜６’　。

ＣＭＰ２が′１≦１’　、ＣＭＰ３が’１（４’となる
が、今度はＯＣ３が′７′となっているのでＥＮＤ信号
が′１′となり、第９図の項番１３の動作が選択される
。この結果Ｏｐ、３側のカウンタＯＣ３ならびにアドレ
スレジスタＯＡ３、ワークレジスタＷＺＲが更新され、
Ｏｐ、２側のデータ′１′がＯＰ、３要素としてストア
される。

ＥＮＤ信号はタイミング制御回路１０５に伝えられ、多
モードマージ命令実行中であることを示　　　　□すフ
リップフロップ４０１がリセットされフェッチ要求信号
ＦＲＥＱが止まり、さらに３クロック後ストア要求信号
５ＲＥＱの送出が止まる。さらにＥＮＤ信号の指示によ
り、オペランドカウンタＯＣＩ、ＯＣ２，０Ｃ３（７１
最終状態の値１４′。

１３＃　、１７１　と、モードカウンタＭＣＲの最終状
態の値１１′が、それぞれデータバス１３２ａ。

１３２ｂ、１３２ｃおよび１３３を介して対応する汎用
レジスタ２１０，２１１，２１２，２１３に書き戻され
て多モードマージ命令の処理が完了する。

本実施例の動作説明では、モードカウンタの初期値を１
０′すなわち偶数から始めた。これは昇順部分ベクトル
から捜し始めることを意味するので、ＯＰ、３にも昇順
にデータが格納されはじめる。

モードカウンタの初期値を′１′などの奇数ではじめれ
ば○ｐ、３には降順にデータが格納されていく。従って
モードカウンタの初期値を常に偶数として多モードマー
ジをくり返せば昇順のソート結果が、また常に奇数では
じめれば降順のソート結果が得られる。

〔発明の効果〕

以上説明した様に１本発明によれば、入力となるベクト
ルオペランドが、種々の性質をもつ複数の部分ベクトル
から成る場合に、各部分ベクトルの要素に対する演算と
、各部分ベクトルの区切り個所の検出と、各部分ベクト
ルの性質に応じた演算種類の変更とを並列に行なうこと
ができるので処理が高速化される。例えば多モードマー
ジ命令の場合、入力ベクトルオペランド中に自然に存在
する昇順および降順部分ベクトルを検出すると同時に昇
順部分ベクトルどうしの場合と、降順部分ベクトルどう
しの場合とで異なったモードのマージ動作をさせること
ができる。このため入力ベクトルオペランド中の昇順・
降順部分ベクトルを利用しない場合に比べてマージ回数
が減少する。実際のソート対象データにはほぼソート済
みであるなどの偏りがある場合も多い、特に入力があら
がじめソート済みの場合最も効果が大きく１本発明のベ
クトル処理装置では１回多モードマージ命令を動作させ
ればよいが、従来のベクトル処理装置ではＱｏｇｘＮ回
のマージが必要である（要素数がＮのとき）、また各マ
ージでのベクトル要素数をＮとすることができ１部分ベ
クトルへの分解やベクトル命令起動のオーバヘッドもな
いため、１回のマージに要する時間は従来と変わらない
。従ってあらかじめソート済みの入力に対して本発明の
ベクトル処理装置はｆｌｏｇｘＮ倍高速となる。

入力ベクトルに自然に存在する昇順・降順部分ベクトル
を利用する場合、ソートが完了したか否かを多モードマ
ージ命令実行後に知る必要がある。

部分ベクトルを利用しない第１０図（ａ）のような方法
ではＱｏｇｚＮ回のマージ後必ずソート済みとなるが、
第１０図（ｂ）の方法では１回のマージ後、既にソート
済みになっているかも知れない。

本発明ではモードの逆転回数をカウントしているので、
多モードマージ命令実行後のモードカウンタの値を調べ
、実行前と変化していなければ、入力全体が昇順あるい
は降順であることがわかる。

従って実行後ソート済みか否かを走査して調べることも
必要でなく、効率的である。

【図面の簡単な説明】

第１図は本発明の一実施例のベクトル処理装置の全体構
成図、第２図は命令形式を示す図、第３図は動作を示す
タイムチャート、第４図はタイミング制御回路の構成図
、第５図はオペランド制御回路の構成図、第６図はモー
ド制御回路の構成図、第７図はアドレス制御回路の構成
図、第８図は演算回路の構成図、第９図は次動作制御論
理の構成を示す真理値表、第１０図はマージソートの手
法を示す図、第１１図は多モードマージ命令の動作概要
を示す図である。 １０４・・・演算制御回路、１０５・・・タイミング制
御回路、１゛０６・・・オペランド制御回路、１０７・
・・モード制御回路、１０８・・・次動作制御論理、１
ｏ９・・・演算回路、６０１・・・モードカウントレジ
スタ。 代理人　弁理士　小川勝馬（＞。 λ ｙ　ｌ　図 第２０ χ　３　図 ＦＥＥ雫５ｕｐｆｉｇ；Ｌ　Ｊ’ｉｉ；Ｌ　にｆｉ；Ｌ
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コーｒ１ＬＪｒＮＣｒ１ ＥＮρ 第４　口 第　５　図 ＥＮＤ ｙ　　乙　口 ＩＤＥ ￥Ｉ　７　図 茅　ｇ　図 ５ＴＥ）ＡＴＡ 舅　９　図 爾／ρ図 （α） （メン ｑり　　　　　　／　　　　　２３４　　　　６−　　
　ｔ　　　　　７Ｊ？第　１１　　目

Claims (1)

1. 【特許請求の範囲】 １、一対のベクトルデータの各々からベクトル要素を対
   にして順次読み出し演算するベクトル処理装置において
   、読み出された各対のベクトル要素の一方と同一のベク
   トルデータに属する先に読み出されたベクトル要素と該
   一方のベクトル要素との間にあらかじめ定めた第１の演
   算を実行する第１の演算手段と、各対のベクトル要素に
   該第１の演算手段の演算結果に依存して定まる第２の演
   算を実行する第２の演算手段とを設けたことを特徴とす
   るベクトル処理装置。 ２、第１の演算はベクトル要素間の大きさの比較演算で
   あることを特徴とする特許請求の範囲第１項記載のベク
   トル処理装置。 ３、第２の演算は該第１の演算の結果の変化回数に依存
   して定まることを特徴とする特許請求の範囲第１項又は
   第２項記載のベクトル処理装置。