JP3524057B2 - ナンバの集合内で最小／最大値を探索するための方法及び回路 - Google Patents

ナンバの集合内で最小／最大値を探索するための方法及び回路

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ナンバ（数値）の
集合内で所定の値を有する一のナンバを探索する技術に
係り、更に詳細に説明すれば、この集合内で最小／最大
値を有する一のナンバを探索するための方法及び回路に
係る。本発明の方法及び回路は、非常に高速の探索を可
能にすることにより、応答時間を改善するだけでなく、
最小／最大値の探索対象である前記集合内のナンバの量
がどのようなものであろうとも、一定の応答時間を提供
する。
【０００２】
【従来の技術】現在の計算プロセスでは、ナンバの集合
内で最小／最大値を探索することが、最適化、人工ニュ
ーラル・ネットワーク、信号処理などの種々の技術分野
で、広範に行われている。その結果として得られる最小
／最大値は、後続の計算タスクで使用されるか、又はこ
れに関連する回路を選択するなどの適当な操作を行うの
に利用される。この探索を可能な限り高速に行うことが
極めて望ましいので、従来は、この目標を満たすために
高性能で高価な専用回路のみを使用していた。現在、こ
の重要な問題を解決するための、ハードウェア形式で実
現された幾つかの解決方法が存在しており、その代表的
なものは、多少の困難性を伴いつつもシリコン・チップ
内に実現されている。
【０００３】例えば、ナンバの集合内で最小値を有する
特定のナンバを決定するための最も普通の方法は、集合
内の１つのナンバを他のナンバと比較し、そのうち最小
の値を有するナンバを選択し、集合内の全てのナンバが
処理されるまで、選択されたナンバについて同様の処理
を反復することにより、最小値を有する特定のナンバを
最終的に識別するというものである。明らかに、この解
決方法は、順次に実行される多くの処理ステップを必要
とし、そのため応答時間が長くなるという点で、重要な
欠点を有している。この解決方法及びこれから導かれた
他の解決方法は、主として順次式処理アルゴリズムに基
づいているために、現在の殆どのアプリケーションにと
っては受け入れることができない長い応答時間を有して
いる。更に、この応答時間は一層長くなることがある。
なぜなら、この応答時間は、精度（前記ナンバを符号化
するために使用されるビットの数ｑ）の関数であるだけ
でなく、最小／最大値の探索対象である集合内のナンバ
の量にも依存するからである。
【０００４】他の接近方法は、最小／最大値の探索対象
である集合内のナンバの全体について、同じ重みを有す
る全てのビットを同時（並列）に評価することに向けら
れている。この並列式の接近方法は、ＺＩＳＣ０３６と
いう名称（ＺＩＳＣは、ＩＢＭ社の登録商標である）の
下で、ＩＢＭ社により製造・販売されているニューラル
・シリコン・チップの拡張ファミリと関連して、最近の
技術文献に記載されている。その詳細については、米国
特許第５７４０３２６号を参照されたい。
【０００５】図１を参照して、この接近方法の原理を簡
述する。但し、ｑビット上に符号化されたｐ個のナンバ
（以下「ナンバ１〜ｐ」と表記）が処理されるものと仮
定する。図１の探索回路１０は、ｐ個のブロック１１−
１〜１１−ｐ（探索すべきナンバごとに１つずつ）から
成り、１つのビット・スライス（この例では前記ナンバ
の第２ビット（ビット２又はＢｉｔ２））を処理する。
ｑ個のスライスの全てに関連して、これと同一の構造が
設けられていることに留意されたい。各ブロック１１
は、前掲の米国特許の図２８Ｂに示される回路と極めて
類似している。例えば、ブロック１１−１は、２入力の
ＯＲゲート１２−１、２入力のＡＮＤゲート１３−１及
び２入力のＯＲゲート１４−１から成る。後者の２つの
ゲートは、サブブロック１５−１を形成し、これに関連
するナンバ（この例ではナンバ１）の選択／選択解除を
行うという重要な役割を有する。前掲の米国特許と同じ
用語を使用すると、信号Ｅｘｏｕｔ1-2及びＢｉｔ
1-2が、ＯＲゲート１２−１に与えられる。信号Ｅｘｏ
ｕｔ1-2は、ナンバ１の状態（選択済み又は選択解除済
み）を表し、Ｂｉｔ1-2は、ナンバ１用のビット２の値
を表す。これと同じ構造は、全てのブロック１１−１〜
１１−ｐに該当する。ＯＲゲート１２−１〜１２−ｐの
出力は、ｐ入力のＡＮＤゲート１６に与えられ（ＡＮＤ
ゲート１６は、同時に処理すべきナンバと同数の入力を
必要とする）、ＡＮＤゲート１６からの信号は、インバ
ータ１７で反転される。ＡＮＤゲート１６及びインバー
タ１７は、ブロック１８を形成する。ブロック１８から
の信号は、全てのＡＮＤゲート１３−１〜１３−ｐの第
１入力に与えられ、これらのＡＮＤゲートの第２入力
は、対応するＢｉｔ信号（Ｂｉｔ1-2〜Ｂｉｔp-2）を受
け取る。ＡＮＤゲート１３−１〜１３−ｐの出力及び対
応するＥｘｏｕｔ信号（Ｅｘｏｕｔ1-2〜Ｅｘｏｕ
ｔp-2）は、ＯＲゲート１４−１〜１４−ｐに与えられ
る。ＯＲゲート１４−１〜１４−ｐからの出力信号は、
前掲の米国特許の用語と整合するように、Ｅｘｏｕｔ
1-3〜Ｅｘｏｕｔp-3と表記されている。ｐ個のブロック
１１−１〜１１−ｐに共通のブロック１８は、ｐ個のナ
ンバのビット２（１つのビット）だけの最小値を決定す
ることを可能にする。例えば、この比較を行って最小値
を選択するために、全てのナンバ１〜ｐの１つのビット
の各スライスは、最上位ビット（ＭＳＢ）から最下位ビ
ット（ＬＳＢ）に向かって、ステップ（例えば、クロッ
ク・サイクル）ごとに１スライスずつ順次に処理され
る。つまり、この接近方法の応答時間は、スライスの量
ｑ（即ち、ナンバ１〜ｐを符号化するために使用される
ビットの数）の関数である。かくて、この接近方法は、
ｐ個のナンバについては並列的であるが、符号化された
ｑビットについては順次的である。そのため、ｐの値が
どのようなものであろうとも、計算時間は、ビット／ス
ライスの数ｑのみに依存する。図１に示すように、排他
（exclusion）ビットを表すＥｘｏｕｔ信号は、最小値
評価プロセス（以下「評価プロセス」と表記）中に、対
応するナンバの選択／選択解除を行うために使用され
る。Ｅｘｏｕｔ信号が論理「０」に等しい限り、或るナ
ンバが選択され、他方、Ｅｘｏｕｔ信号が論理「１」に
等しいと、このナンバがすぐに選択解除される。もし、
或るナンバ（例えば、ナンバ１）が、ビットｉ（ｉ＝１
〜ｑ）の評価プロセス中に選択解除されたならば、Ｅｘ
ｏｕｔ1-(i +1)は「１」に等しく、次の全ての信号Ｅｘ
ｏｕｔ1-(i+2)〜Ｅｘｏｕｔ1-qは「１」にセットされる
であろう。その結果、ナンバ１は、その値がどのような
ものであろうとも、もはや考慮されないことになり、そ
して信号Ｂｉｔ1-(i+1)〜Ｂｉｔ1-qは禁止されることに
なる。最小値の探索に制限されている説明中の例では、
評価プロセスが開始する際に、ビット１（ＭＳＢ）に対
応する第１スライスを選択解除してはならないので、信
号Ｅｘｏｕｔ1-1〜Ｅｘｏｕｔp-1は論理「０」に強制さ
れる。
【０００６】要するに、前述の接近方法は、ナンバ１〜
ｐを符号化するために使用されるビットの量ｑと同数の
ステップを必要としているので、探索プロセスの速度が
制限されるだけでなく、シリコン領域も浪費されるので
ある。
【０００７】
【発明が解決しようとする課題】従って、本発明の目的
は、幾つかのビット・スライスを同一ステップ内で同時
に且つ並列に処理して、応答時間を大幅に改善すること
ができる、ナンバの集合内で最小／最大値を探索するた
めの方法及び回路を提供することにある。
【０００８】本発明の他の目的は、探索対象である集合
内のナンバの量がどのようなものであろうとも、一定の
応答時間を与えることができる、前記方法及び回路を提
供することにある。
【０００９】本発明の他の目的は、シリコン・チップ内
に実現される場合に、その相当な領域を節約し且つその
接続性を簡単にすることができる、前記方法及び回路を
提供することにある。
【００１０】
【課題を解決するための手段】前記目的及び他の関連す
る目的は、本発明に従った方法及び回路により達成され
る。
【００１１】本発明に従った方法は、ｑビット上に２進
形式で符号化されたｐ個のナンバの集合内で最小／最大
値を探索するための方法に向けられている。この方法
は、（ａ）各ナンバをｎビット上に符号化されたＫ（但
し、ｑ≦Ｋ×ｎ）個の部分値に分割するとともに、一の
ナンバの各部分値に一のランクを割り当てるための一の
パラメータｋ（但し、ｋ＝１〜Ｋ）を定義するステップ
と、（ｂ）第１ランク（ＭＳＢ）のｎビット符号化され
た全ての部分値により、第１スライス（ｋ＝１）を形成
するステップと、（ｃ）一の基本論理演算（ＡＮＤ、Ｏ
Ｒ）により最小／最大値の評価を可能にする一の符号化
技術を使用して、前記第１スライスのｎビット符号化さ
れた各部分値をｍビット（但し、ｍ＞ｎ）上に符号化す
ることにより、ｍビット符号化された部分値の一のスラ
イスを形成するステップと、（ｄ）ｍビット符号化され
た部分値の前記スライスを対象として並列に探索するこ
とにより、当該スライス内で最小／最大のｍビット符号
化された部分値を評価するステップと、（ｅ）前記ステ
ップ（ｄ）で評価された前記最小／最大のｍビット符号
化された部分値よりも大きい／小さいｍビット符号化さ
れた部分値に関連する全てのナンバを選択解除するステ
ップと、（ｆ）全てのスライスが処理されて（ｋ＝
Ｋ）、選択解除されていないナンバの値に対応するもの
として前記最小／最大値が評価されるまで、次のスライ
ス（ｋ＝ｋ＋１）を対象として前記ステップ（ｃ）及び
（ｄ）を反復するステップとを含んでいる。
【００１２】本発明に従った回路は、ｑビット上に２進
形式で符号化されたｐ個のナンバの集合内で最小／最大
値を探索するための探索回路に向けられている。この探
索回路は、（ａ）ｍ個のｐ入力ＡＮＤゲートから成る最
小／最大値評価手段を備え、前記ＡＮＤゲートは、ｍビ
ット符号化されたｐ個の２進ワードの同じ重みを有する
ｍビットの各々について論理積演算を実行することが可
能であり、（ｂ）各々が一のナンバに関連している、ｐ
個の回路ブロックを備え、前記回路ブロックの各々が、
（ｂ１）各ナンバをｎビット上に符号化されたＫ（但
し、ｑ≦Ｋ×ｎ）個の部分値に分割するための分割手段
と、（ｂ２）ｎビット符号化された各部分値をｍビット
（但し、ｍ＞ｎ）符号化された一の部分値に符号化する
ための符号化手段であって、その入力を前記分割手段に
接続され且つその出力を前記最小／最大値評価手段に接
続された前記符号化手段と、（ｂ３）前記符号化手段に
接続された選択解除手段とから成り、前記符号化手段内
で使用されている符号化技術は、前記探索回路の全ての
前記符号化手段により生成されたｍビット符号化された
部分値のうち最小／最大の部分値を、一の論理積演算を
通して、評価することを可能にするものであり、前記探
索回路の全ての前記符号化手段により生成されたｍビッ
ト符号化された部分値は、前記最小／最大の部分値を評
価するために、前記最小／最大値評価手段に与えられ、
また一の前記回路ブロックのｍビット符号化された部分
値が前記最小／最大の部分値よりも大きい／小さいとき
に、当該回路ブロックに関連するナンバを選択解除する
ことができる一の排他信号Ｅｘｏｕｔを生成するため
に、前記選択解除手段に与えられるようになっている。
【００１３】かくて、本発明の方法は、全てではないに
しても殆どの計算を並列化することにより、最小／最大
値を探索する際の応答時間を大幅に改善することができ
る。その結果、この方法は、もはや探索すべきナンバを
符号化するためのビットの量ｑに依存しないので、評価
プロセスのステップ数を相当に少なくすることができ
る。
【００１４】
【発明の実施の形態】本発明の一般的な側面に従って、
ｑビット上に符号化された各ナンバの値は、ｎビット上
に符号化されたＫ個の一層小さい値（以下「部分値」と
表記）に分割される。次に、ｎビット符号化されたこれ
らの部分値は、適切なエンコーダを使用して、ｍビット
上に符号化される。その結果、各部分値を１ステップ内
で調べることができるので、探索プロセスを著しく高速
化することができる。かかる分割及び符号化機能を使用
することは、本発明の基本的な特徴に相当する（しか
し、ｎ＝ｑである特殊なケースでは、分割が不要である
ことに留意されたい）。他方、デコーダを使用すると、
本発明の探索回路を物理的に実現するのに最終的に必要
とされるハードウェアを著しく簡略化することができ
る。
【００１５】図２には、部分的な並列動作を可能にす
る、本発明の基本的な探索回路１９の構成が示されてい
る。説明を簡潔にするため、前述の例と同様に、ｐ個の
ナンバ（ナンバ１〜ｐ）の集合内で最小値を探索するも
のと仮定する。なお、最小値の探索と最大値の探索とは
極めて類似しているから、最小値の探索に係る以下の説
明は、最大値の探索にも直接的に該当するであろう。図
２に戻ると、探索回路１９は、同一構造を有するｐ個の
ブロック２０−１〜２０−ｐから成る。説明の便宜上、
ブロック２０−１内の要素を中心に説明する。このブロ
ック内のレジスタ２１−１は、２進形式で、この例で
は、ｑビット上に符号化されたナンバ１を格納する。部
分値抽出回路２２−１は、レジスタ２１−１の内容を、
各々がｎビット上にそれぞれ符号化された、Ｋ個の部分
値に分割する。但し、ｑ≦Ｋ×ｎの関係が成立し、Ｋ＝
１は分割の不在を示すものとする。また、ナンバ１（一
般には、集合を構成する全てのナンバ）を形成する各部
分値のランクを定義するための変数ｋ（ｋ＝１〜Ｋ）を
導入することにより、並列に処理すべき複数ビットから
成る各スライスを定義するものとする。実際には、レジ
スタ２１−１は、必ずしもブロック２０−１内に設ける
必要はなく、外部レジスタ又はＲＡＭとして設けてもよ
い。
【００１６】本質的に、部分値抽出回路２２−１は、シ
フト・レジスタであって、全てのナンバ用のスライス１
〜Ｋからの部分値を順次に出力するように、そのシフト
制御入力を制御論理ＣＬ（詳細に図示せず）内のシーケ
ンサに接続されている。ここで理解するのが重要である
点は、各スライスを形成している同じランクの全ての部
分値が、評価プロセス中に、１ステップ内で処理される
ということである。選択解除されるナンバについては、
その部分値は、評価プロセス中に影響を有しない中立値
（例えば、最小探索の場合は、連続するｎ個の「１」）
により置換される。更に、ブロック２０−１は、エンコ
ーダ２３−１及び選択／選択解除回路２４−１を含んで
いる。エンコーダ２３−１は、ｎビット符号化された各
部分値ごとに、これに対応するｍビット符号化された部
分値を生成し、これを選択／選択解除回路２４−１の
（ｍ本の線から成る）第１入力に与え、また図１のブロ
ック１８と同様の最小値評価回路２５にも与える。最小
値評価回路２５の出力は、選択／選択解除回路２４−１
の（ｍ本の線から成る）第２入力に与えられる（これと
同様の構造は、探索回路１９内の他のブロック２０につ
いても該当する）。最後に、選択／選択解除回路２４−
１の出力は、それぞれの接続を介して、排他信号Ｅｘｏ
ｕｔ1を部分値抽出回路２２−１又はエンコーダ２３−
１に与えることにより、ナンバ１が選択解除される際に
１組の中立ビットを強制する。
【００１７】選択／選択解除回路２４−１〜２４−ｐの
各々は、評価プロセスの初期化段階で、全てのナンバ１
〜ｐが選択されるように、制御論理ＣＬに接続されたラ
ッチを含んでいる。かくて、初期化段階では、信号Ｅｘ
ｏｕｔ1〜Ｅｘｏｕｔpが論理「０」にセットされるの
で、全てのナンバを処理することが可能となる。このよ
うに、探索回路１９は、第１動作モードに従って機能す
るように適合される。即ち、この第１動作モードでは、
エンコーダ２３−１〜２３−ｐにより生成された部分値
と、（最小値評価回路２５により決定された）ｍビット
符号化形式の最小部分値とが、選択／選択解除回路２４
−１〜２４−ｐ内でそれぞれ並列に比較される。選択／
選択解除回路２４−１〜２４−ｐは、前掲の米国特許と
同様のナンバを選択／選択解除するという役割を有す
る、排他信号Ｅｘｏｕｔ1〜Ｅｘｏｕｔpを生成する。或
るＥｘｏｕｔ信号が論理「０」に等しい場合、この信号
は次の部分値が選択されることを可能にし、他方、或る
Ｅｘｏｕｔ信号が論理「１」に等しい場合、この信号は
前記のように１組の中立ビット（連続するｎ個の
「１」）を強制することにより、その部分値を禁止す
る。所定のランクを有する部分値の各スライスを評価す
る間に、ナンバを選択又は選択解除するためには、かか
る排他信号を使用することが必要となる。或る部分値を
評価した結果に応じて対応するナンバが選択解除される
とすぐに、そのナンバの（まだ未処理の）次の部分値の
実際の値は、評価プロセスの後続ステップ中には考慮さ
れないことになる。要するに、探索回路１９の動作は、
ｐ個のナンバが同時に処理されるという意味で本質的に
並列的であるが、これらのナンバがｎビット符号化され
た部分値のスライス単位で処理されるという点で部分的
に順次的に留まる。最小値は、依然として選択されてい
るナンバ（即ち、論理「０」に等しいＥｘｏｕｔ信号を
有するナンバ）のレジスタ内に見出すことができる。
【００１８】第２動作モードでは、デコーダ２６が使用
される。この場合、エンコーダ２３−１と選択／選択解
除回路２４−１〜２４−ｐとの間の前述の接続はもはや
存在せず、最小値評価回路２５と選択／選択解除回路２
４−１〜２４−ｐとの間の前述の接続も存在しない（エ
ンコーダ２３−１と最小値評価回路２５との間の接続が
残存するだけである）。説明中の例では、部分値抽出回
路２２−１の出力は、選択／選択解除回路２４−１の第
１入力に接続されている。最小値評価回路２５の出力
は、もはや選択／選択解除回路２４−１〜２４−ｐには
直接的に与えられておらず、デコーダ２６に与えられて
いる。一方、デコーダ２６の出力は、選択／選択解除回
路２４−１〜２４−ｐの第２入力にそれぞれ与えられ
る。これと同様の構造は、探索回路１９内の他のブロッ
ク２０についても該当する。その結果、これらの部分値
と（最小値評価回路２５により評価された）最小部分値
との間の比較が依然として行われるが、この第２動作モ
ードでは、符号化形式（ｍビット）の代わりに、非符号
化形式（ｎビット）で比較が行われる。この第２動作モ
ードは、図２の点線により例示されている。デコーダ２
６を使用することに価値があるのは、最小／最大値の探
索が大量のナンバを対象として行われる場合である。な
ぜなら、そのような場合にデコーダ２６を使用すると、
各選択／選択解除回路２４内のハードウェアを著しく簡
略化することができるからである。
【００１９】図３は、本発明に従って完全な並列動作を
可能とするように、図２の探索回路１９から直接的に導
かれた、他の探索回路２７を示している。この探索回路
２７では、図２の部分値抽出回路２３はもはや必要では
ない。また、図２のブロック２０の要部は、エンコーダ
２９及び選択／選択解除回路３０のみを含むものとし
て、参照番号２８を付して示されている。（Ｋ個のスラ
イスのうちの）各スライスは、前述のように対応するレ
ジスタ内に格納された、所定のランクの部分値を処理す
るように専用化される。図２の探索回路１９との主要な
相違点は、次のスライスのエンコーダ及び選択／選択解
除回路に与えられる信号Ｅｘｏｕｔの利用態様にある。
図３に示すように、信号Ｅｘｏｕｔ1-1は、エンコーダ
２９−１２及び選択／選択解除回路３０−１２に与えら
れる。ここで、評価プロセスが開始される際に、第１ス
ライスの全ての部分値が選択されるように、論理「０」
がスライス１（ＭＳＢ）のエンコーダ２９−１１〜２９
−ｐ１に与えられることに留意されたい。
【００２０】前述の説明において、本発明は、最小値を
探索するための最小値評価回路２５に限定されるもので
はなく、集合内の最大値又は所定の値を探索するように
適合された全ての回路をも包含するものと理解すべきで
ある。
【００２１】図２及び図３にそれぞれ示されているエン
コーダ２３及び２９の目標は、ｎビット符号化された部
分値を、ｍビット符号化された部分値に変換することに
ある（ｍ＞ｎ）。更に、これらのエンコーダは、最小部
分値の評価を同一ステップ内で全てのｍビットについて
行うことを可能にするために、或る特性を有しなければ
ならない。パラメータｎ、ｇ、Ｋ及びｍの間の関係につ
いては、以下で詳述する。さしあたり、これらの関係
は、速度（Ｋは最小でなければならず、従ってｎは可能
な限り大きい数でなければならない）とハードウェア接
続性（線の本数）との間の最良の妥協により決められる
ことを指摘しておけば十分であろう。例えば、技術文献
で「サーモメトリック」（又は「バロメトリック」）符
号化と一般に呼ばれている符号化技術が、全ての点で適
切である。図４に示すように、この「サーモメトリッ
ク」符号化技術は、ＬＳＢから開始する方向における１
の数が符号化数の値を決定する、という特定の２進符号
化方式である。例えば、００１１１１１は、符号化値５
（標準の符号化方式を用いた場合の符号化値は０００１
０１）に対応し、０００１１１１は、符号化値４（標準
の符号化方式を用いた場合の符号化値は０００１００）
に対応し、００００１１１は、符号化値３（標準の符号
化方式を用いた場合の符号化値は００００１１）に対応
し、０１１１１１１は、符号化値６（標準の符号化方式
を用いた場合の符号化値は０００１１０）に対応する。
この符号化技術を表すのにサーモメトリック（又はバロ
メトリック）という用語が使用されるのは、この符号化
技術が、あたかも目盛り上の水銀柱レベルに対応する温
度（又は圧力）値を読み取るのと同じように見えるから
である。
【００２２】図４（ａ）には、複数の部分値について並
列式探索を簡単に行うことを可能にする、この符号化技
術の実例が示されている。図示のように、（対応するナ
ンバ１〜４を分割することにより得られた）４つの部分
値１〜４は、同じランクを有し（即ち、同じスライスに
属する）、ｍ＝７ビット（ビット０〜６）上に符号化さ
れている。これらの部分値１〜４は、そのスライスの最
小部分値を評価するために並列式に処理される。所望の
結果（最小部分値）を得るために、同じ重みを有する全
てのビットについて論理積（ＡＮＤ）演算が行われる。
図示の例では、部分値１〜４の値は、５、４、３及び６
である。かくて、最小部分値は部分値３であり、その値
は３に等しい。
【００２３】図４（ｂ）には、図４（ａ）の例の変形が
示されている。図４（ｂ）から明らかなように、部分値
１〜４及び最小部分値の各々について、「０」に等しい
最初のビットの後の任意のビットは、有意ではないか
ら、値「０」又は「１」の何れか、この例では「Ｘ」
（ドントケア）により表すことができる。
【００２４】しかし、周知のように、前述の「サーモメ
トリック」符号化技術とは別の符号化技術又はその変形
が存在する。更に、ＬＳＢ（ビット０）からＭＳＢ（ビ
ット６）に向かって処理する代わりに、その反対の（Ｍ
ＳＢからＬＳＢに向かう）方向に処理することも可能で
ある。同様に、相補論理が使用される場合には、ド・モ
ルガンの法則に従って、ＡＮＤゲートの代わりにＯＲゲ
ートが使用されなければならない。実際には、スライス
のための最小部分値の評価を並列に行うことを可能にす
るものであれば、どのような符号化技術も適当であろ
う。本発明の基本的な特徴は、前述の符号化技術に従っ
て、前記評価を基本論理関数（この例では論理積演算）
により行うことを可能にする点にある。
【００２５】要するに、全体的な評価プロセスでは、各
スライスの最小部分値を決定するために、同じランクを
有するｐ個の符号化された部分値の全てが同時に処理さ
れるのである。ＭＳＢからＬＳＢに向かう方向におい
て、同じランクの各スライスは、ｍ個のｐ入力ＡＮＤゲ
ートを使用して並列に処理される。その結果、部分値の
集合内の最小値は、１ステップだけで、探索することが
できる。図２の探索回路１９を使用すると、ナンバ１〜
ｐの各々を形成しているｑビットの全体が処理されるま
で、Ｋ個の部分値がランク（又はスライス）ごとに順次
に処理される。しかし、図３の探索回路２７を使用する
と、Ｋ個の部分値を並列に処理することができる。両方
のケースにおいて、或るナンバが選択解除されるとすぐ
に、残存する部分値がもはや処理されないことに留意さ
れたい。なぜなら、これらの部分値は、１組の中立ビッ
ト（前出）により置換されるからである。
【００２６】次に、図２のハードウェアと整合する図５
のアルゴリズム３１を参照して、本発明の方法を詳述す
る。このアルゴリズム３１は、ボックス３２〜３９（ス
テップＡ〜Ｈに対応）から成り、デコーダ２６の使用に
依存する前述の第２動作モードをサポートする。
【００２７】図５に戻ると、評価プロセスの初期化段階
で、最小値の探索対象である全てのナンバが選択され
る。各ナンバは、Ｋ個の部分値に分割される。処理の準
備ができている（ＭＳＢを表す）最初のランクの部分値
を得るために、このランクに関係する変数ｋ（ｋ＝１〜
Ｋ）が１にセットされる（ステップＡ）。一般化して説
明すると、各ナンバごとに、ランクｋの部分値が選択さ
れる（ステップＢ）。次に、これらの選択された部分値
についての最小値探索評価を単一ステップで行うため
に、これらの部分値は、図３に関連して既に説明した
「サーモメトリック」符号化技術を使用して符号化され
る（ステップＣ）。この段階で、前記選択された全ての
部分値内の最小部分値を評価することが可能である（ス
テップＤ）。この最小部分値が復号化された後（ステッ
プＥ）、この最小部分値より大きい部分値に関連する全
てのナンバを選択解除するために、この最小部分値が選
択された部分値と比較される（ステップＦ）。この選択
解除ステップの後、ＬＳＢを表す部分値に達したか否
か、即ちｋ＝Ｋが成立するか否かを決定するためのテス
トが行われる（ステップＧ）。このテスト結果が否定的
であれば、部分値の次のランクが選択されて前述と同様
に処理されるように、変数ｋをインクリメントすること
により、ステップＢ〜Ｇの前述のシーケンスが反復され
る（ステップＨ）。他方、ステップＧのテスト結果が肯
定的であれば、評価プロセスが停止されて、評価済みの
最小値がユーザに利用可能となる。かくて、この最小値
は、依然として選択解除されていないブロックに関連す
るナンバの値である。もし、このアルゴリズム３１が或
る時間フレーム内で（即ち、順次に）実行されるのであ
れば、これは図２の探索回路１９と整合している。他
方、このアルゴリズム３１が或る空間フレーム内で（即
ち、並列に）実行されるのであれば、これは図３の探索
回路２７と整合している。
【００２８】第１動作モードでは、ステップＥはもはや
必要でなく、選択済みの符号化された部分値と符号化さ
れた最小部分値との間の比較が行われる。
【００２９】図６に示されている実例に即して、前記方
法を説明する。図６（ａ）から明らかなように、この例
では、最小値の探索対象である４つのナンバ（ｐ＝４）
１４、５７、１４及び９は、ｑ＝６ビット上に符号化さ
れる。初期化段階で、これらの全てのナンバが選択され
る。各ナンバをｎ＝３ビット上に符号化された２つの部
分値（Ｋ＝２）に分割するものと選択し、変数ｋを１に
セットする（ステップＡ）。スライス１（ＭＳＢ）を形
成しているランク１の部分値が選択されて、処理の準備
が行われる（ステップＢ）。次に、図３に関連して既に
説明した「サーモメトリック」符号化技術を使用して、
これらの部分値がｍ＝７ビット上に符号化される（ステ
ップＣ）。一例を挙げると、部分値００１は、００００
００１になる。この段階で、選択された全ての部分値の
各ビットについて論理積演算を行う最小値評価回路２５
を使用して、最小部分値を評価することが可能である
（ステップＤ）。図６（ｂ）は、本発明の基本的な特徴
に従って、結果が完全に並列の態様で且つ単一ステップ
で得られることを明らかにするために、ステップＤを一
層詳細に示したものである。もし、システムの性能が許
容すれば、前記単一ステップは、単一のクロック・サイ
クルから成る。説明中の例で得られる最小部分値は、０
０００００ｌである。再び図６（ａ）を参照すると、こ
の最小部分値は復号化され、この例では００１に等しく
なる（ステップＥ）。次に、この最小部分値は、それよ
りも大きい部分値に関連する全てのナンバを選択解除す
るために、選択された各部分値と比較される（ステップ
Ｆ）。その結果、５７の値を有するナンバ２が選択解除
される。なぜなら、その部分値「１１１」が最小部分値
「００１」より大きいからである。そして、選択解除済
みを表す記号「Ｄ」がそれらに割り当てられる。そのナ
ンバの残存する部分値は、中立値（１１１１１１１）を
割り当てられる。他のナンバは選択されるままに留ま
り、選択済みを表す記号「Ｓ」がそれらに割り当てられ
る。次に、未処理の部分値が残っているか否かを決定す
るためのテストが行われ（ステップＧ）、図６（ａ）の
例の場合はそのテスト結果が肯定的となるから、前述の
ステップＢ〜Ｇのシーケンスを、今度はＬＳＢ（ｋ＝
２）について反復することが必要である。スライス２を
形成している第２ランクの部分値を処理している間、ナ
ンバ１及び３は選択解除されるから、評価プロセスの終
わりに、ナンバ１〜３は選択解除されており、従って勝
者は９の値（２進値＝００１００１）を有するナンバ４
である。その結果、６ビット上に符号化された４つのナ
ンバ１〜４の最小値は、２ステップで見出された（Ｋ＝
２）。従って、前述のように、この応答時間は、最小値
の探索対象であるナンバの量ｐ（この例では４）や、パ
ラメータｑ（この例では６）の何れにも依存しないが、
これらのナンバの分割数を定義するパラメータＫ（この
例では２）に依存する。かくて、これらのナンバが符号
化されるビットの数よりも少ないステップ数で、これら
のナンバの集合内でその最小値を探索することが可能で
ある。実際、ｑビット上に符号化されたナンバについて
は、その処理に必要なステップ数は、ｑよりも小さいＫ
に等しい（この例では、ｑ＝６、Ｋ＝２）。常に、最適
な１組のパラメータを見出すことが可能である。そうす
るためには、ｍ（接続性）の所望の値に到達するよう
に、Ｋ（必要とされるステップの数、従って速度）及び
ｎ（部分値のサイズ）について適切な値を選択すればよ
い。この最適な１組のパラメータは、絶対的なものでは
なく、アプリケーションの目標や、物理的な実施例のた
めに使用される技術、所望のシステムの性能などに依存
する。
【００３０】次に、図７を参照して、デコーダ２６を備
えていない図２の探索回路１９の第１実施例を説明す
る。この実施例では、各部分値は、ｎ＝３ビット上に符
号化される。これらの３ビットは、ａ〜ｃとして表記さ
れ、そのうちａがＭＳＢを表すものとする。本発明の方
法では、古典的な「サーモメトリック」符号化技術が使
用されているために、図３に示すように、部分値を符号
化するためには７ビット（ｗ０〜ｗ６）が必要である。
【００３１】図７に示されている回路４０は、図２の探
索回路１９の主な要素（即ち、エンコーダ２３、選択／
選択解除回路２４及び最小値評価回路２５）を含んでい
る。
【００３２】この第１実施例では、エンコーダ２３（例
えば、２３−１）を表す論理式は、次の通りである。 ｗ０＝ａ＋ｂ＋ｃ ｗ１＝ｂ＋ｃ ｗ２＝（ａ．ｂ）＋ｃ ｗ３＝ｃ ｗ４＝（ａ＋ｂ）．ｃ ｗ５＝ｂ．ｃ ｗ６＝ａ．ｂ．ｃ
【００３３】図７には、これらの論理式を満足するエン
コーダ２３の詳細な物理的構造が示されている。説明の
便宜上、最小値評価回路及び選択／選択解除回路には、
図２及び図３のものと同じ参照番号２５及び２４−１〜
２４−ｐが付されている。これらの回路は、図１の回路
１８及び１５から直接的に導くことができる。図７に示
すように、出力信号Ｅｘｏｕｔlは、セット入力Ｓを介
してラッチ４１−１に格納された後、いかなる用途にも
利用できるようになっている。他方、ラッチ４１−１の
リセット入力ＲＳは、制御論理ＣＬに接続されている。
この実施例では、信号Ｅｘｏｕｔ1は、部分値抽出回路
２２−１（図２）に与えられる。初期化の段階では、評
価プロセスが開始する前に全てのナンバが選択されるよ
うに、全てのラッチ４１−１〜４１−ｐは「０」にセッ
トされる。
【００３４】次に、図８を参照して、図２の探索回路１
９の第２実施例を説明する。第２実施例が好ましいとさ
れる所以は、それが時間遅延を増加させることなく、必
要なハードウェアを著しく簡略化するからである。回路
４２は、図２の探索回路１９の全体に共通の、デコーダ
２６を使用することを基礎としている。この第２実施例
では、エンコーダ２３’を構成する回路要素は、図７に
示したエンコーダ２３のそれとは異なっている。なぜな
ら、この第２実施例では、図３に関連して説明した「サ
ーモメトリック」符号化技術の変形が使用されているか
らである。前述と同様に、部分値が３ビットのａ〜ｃ上
に符号化されるものと仮定する。
【００３５】この第２実施例では、エンコーダ２３’
（例えば、２３’−１）を表す論理式は、次の通りであ
る。 ｗ０＝ａ＋ｂ＋ｃ＋Ｅｘｏｕｔ1 ｗ１＝ａ＋ｂ＋Ｅｘｏｕｔ1 ｗ２＝ａ＋ｃ＋Ｅｘｏｕｔ1 ｗ３＝ａ＋Ｅｘｏｕｔ1 ｗ４＝ｂ＋ｃ＋Ｅｘｏｕｔ1 ｗ５＝ｂ＋Ｅｘｏｕｔ1 ｗ６＝ｃ＋Ｅｘｏｕｔ1
【００３６】図７の回路４０では、Ｅｘｏｕｔ信号が部
分値抽出回路２２を制御していたのに対し、図８の回路
４２では、Ｅｘｏｕｔ信号はエンコーダ２３’を制御す
る。選択／選択解除回路２４’−１を構成する基本回路
要素は、図７の選択／選択解除回路２４−１に比較して
大幅に単純化されているが、依然としてラッチ４１−１
を包含している。標準的な構造を有するデコーダ２６の
役割は、７ビットの符号化ワード（ｗ０〜ｗ６）を３ビ
ットの符号化ワードに変換することである。最小値評価
回路に関する限り、それほど違いはない。回路４２のデ
コーダ２６の出力には、選択／選択解除回路２４’（図
８）を駆動するための３本の線だけしか存在しないのに
対し、回路４０の最小値評価回路２５の出力には、選択
／選択解除回路２４（図７）を駆動するための７本の線
が存在することに留意されたい。これらの簡略化が得ら
れたのは、回路４２内に若干の領域を追加してデコーダ
２６を設けるようにしたからである。ナンバの量ｐが１
０より大きくなると、デコーダ２６を設けるメリットが
生ずる。
【００３７】図９は、図３に示した探索回路２７の最初
のビット・スライス（スライス１）を処理する回路の主
な要素を示している。図９に示されている実施例４３−
１は、（エンコーダ２３’と同じ）エンコーダ２９、
（選択／選択解除回路２４’と同じ）選択／選択解除回
路３０、（最小値評価回路２５’と同じ）最小値評価回
路２５及びデコーダ２６を含んでいる。回路４３−１
は、図８の回路４２と基本的に同じ構成を有し、その相
違点は、選択／選択解除回路２４’内にラッチ４１を設
けることがもはや必要でないということである。
【００３８】デコーダ２６を備えていない図７の実施例
の１つの重要な利点は、システム・テスト機能に関係す
る。この場合、最小値は、７本の線上でプローブを介し
て検知することができるので、これを容易に解釈するこ
とができる。その結果、潜在的な任意のショート又はオ
ープンの検知が非常に簡単である。他方、デコーダ２６
を備えていないために、図８の３本の線よりも相当に多
い７本の線を使用して、選択／選択解除回路２４を駆動
しなければならない。
【００３９】図７〜図９を参照して説明した実施例は、
ｎ＝３ビット上に符号化された部分値に向けられてい
る。エンコーダ２３の出力において必要とされる線の本
数は、ｍに等しく、ｍ＝２ｎ−１によりｎと関係付けら
れる。以下の表１は、必要とされるステップの数Ｋと、
必要とされる線の本数ｍと、或る部分値を符号化するた
めのビット数ｎとの関係を示している。この表１を利用
すると、アプリケーションに関する応答時間（即ち、ス
テップの数）と、線の本数とに関係する最適のトレード
オフを選択することができる。
【００４０】
【表１】
【００４１】図８及び図９に示したように、エンコーダ
は、高速の符号化動作を行うために、各部分値に関連付
けられている。本発明によれば、必要とされるハードウ
ェアのサイズを減少させるために、探索回路の全体につ
いて１つのデコーダだけを使用できることを理解すべき
である。更に、図２の探索回路１９及び図３の探索回路
２７において、最小／最大評価回路２５及びデコーダ２
６は、ブロック２０−１〜２０−ｐ及び（スライス１用
の）ブロック２８−１１〜２８−１ｐにそれぞれサービ
スするための２つの共通ユニットとして実現されたが、
これらを前記ブロックの各々に分散させることも可能で
ある点に留意されたい。特に、（一方の入力を先行する
ブロックに接続し、出力を次のブロックに接続する）２
入力のＡＮＤゲート又は標準的なドットＡＮＤを使用し
て、論理積演算機能を各ブロック内に分散させること
は、価値があるだろう。
【００４２】
【発明の効果】以上のように、本発明によれば、全てで
はないにしても殆どの計算を並列化することにより、最
小／最大値を探索する際の応答時間を大幅に改善するこ
とができる。その結果、本発明の方法及び回路は、もは
や探索すべきナンバを符号化するためのビットの量ｑに
依存しないので、最小／最大値評価プロセスのステップ
数を相当に少なくすることができる。
【図面の簡単な説明】
【図１】ｐ個のナンバから成る集合のビット・スライス
について最小／最大値探索を行うための従来の探索回路
の構成を示すブロック図である。
【図２】ｑビット上に符号化されたｐ個のナンバ（ナン
バ１〜ｐ）の集合を対象として最小／最大値探索を行う
ための探索回路であって、本発明の第１推奨実施例に従
って、ｑビットが部分的に並列式に処理されるようにし
た探索回路の基本構成を示すブロック図である。
【図３】本発明の第２推奨実施例に従って、ｑビットが
完全に並列式に処理されるようにした図２の探索回路の
他の構成を示すブロック図である。
【図４】通常のサーモメトリック符号化技術の２つの変
形例を示す図である。
【図５】本発明の方法の基礎を成すアルゴリズムのステ
ップを示す流れ図である。
【図６】説明の便宜上、４個のナンバから成る集合を対
象として最小値を探索するものとして本発明の方法の特
定ステップを説明する図である。
【図７】デコーダを備えていない図２の探索回路の主な
回路要素の実施例を示す図である。
【図８】デコーダを備えている図２の探索回路の主な回
路要素の実施例を示す図である。
【図９】デコーダを備えている図３の探索回路のスライ
スの主な回路要素の実施例を示す図である。
【符号の説明】
１９、２７ 探索回路 ２０、２８ ブロック ２１ レジスタ ２２ 部分値抽出回路 ２３、２９ エンコーダ ２４、３０ 選択／選択解除回路 ２５ 最小値評価回路 ２６ デコーダ ４１ ラッチ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ルイ・デディエール フランス国77300、フォンテンブロー、 リュ・ポール・ジョゾン 22 (72)発明者 タンホフ・パスカル フランス国77300、フォンテンブロー、 ブールヴァール・オーロフ 36 (56)参考文献 特開 平６−202854（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 7/02

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項１】ｑビット上に２進形式で符号化されたｐ個
    のナンバの集合内で最小／最大値を探索するための方法
    であって、（ａ）各ナンバをｎビット上に符号化された
    Ｋ個（但し、ｑ≦Ｋ×ｎ）の部分値に分割するととも
    に、一のナンバの各部分値に一のランクを割り当てるた
    めの一のパラメータｋ（但し、ｋ＝１〜Ｋ）を定義する
    ステップと、（ｂ）第１ランク（ＭＳＢ）のｎビット符
    号化された全ての部分値により、第１スライス（ｋ＝
    １）を形成するステップと、（ｃ）一の基本論理演算
    （ＡＮＤ、ＯＲ）により最小／最大値の評価を可能にす
    る一の符号化技術を使用して、前記第１スライスのｎビ
    ット符号化された各部分値をｍビット（但し、ｍ＞ｎ）
    上に符号化することにより、ｍビット符号化された部分
    値の一のスライスを形成するステップと、（ｄ）ｍビッ
    ト符号化された部分値の前記スライスを対象として並列
    に探索することにより、当該スライス内で最小／最大の
    ｍビット符号化された部分値を評価するステップと、
    （ｅ）前記ステップ（ｄ）で評価された前記最小／最大
    のｍビット符号化された部分値よりも大きい／小さいｍ
    ビット符号化された部分値に関連する全てのナンバを選
    択解除するステップと、（ｆ）全てのスライスが処理さ
    れて（ｋ＝Ｋ）、選択解除されていないナンバの値に対
    応するものとして前記最小／最大値が評価されるまで、
    次のスライス（ｋ＝ｋ＋１）を対象として前記ステップ
    （ｃ）及び（ｄ）を反復するステップとから成る、前記
    方法。
  2. 【請求項２】Ｋ＝１、即ちｎ＝ｑである場合は、前記ス
    テップ（ａ）の分割する動作が行われないことを特徴と
    する、請求項１記載の方法。
  3. 【請求項３】ｎビット符号化された部分値をｍビット上
    に符号化する前記ステップ（ｃ）が、「サーモメトリッ
    ク」符号化技術を使用して行われることを特徴とする、
    請求項１記載の方法。
  4. 【請求項４】ｑビット上に２進形式で符号化されたｐ個
    のナンバの集合内で最小／最大値を探索するための探索
    回路であって、（ａ）ｍ個のｐ入力ＡＮＤゲートから成
    る最小／最大値評価手段を備え、前記ＡＮＤゲートは、
    ｍビット符号化されたｐ個の２進ワードの同じ重みを有
    するｍビットの各々について論理積演算を実行すること
    が可能であり、（ｂ）各々が一のナンバに関連してい
    る、ｐ個の回路ブロックを備え、前記回路ブロックの各
    々が、（ｂ１）各ナンバをｎビット上に符号化されたＫ
    個（但し、ｑ≦Ｋ×ｎ）の部分値に分割するための分割
    手段と、（ｂ２）ｎビット符号化された各部分値をｍビ
    ット（但し、ｍ＞ｎ）符号化された一の部分値に符号化
    するための符号化手段であって、その入力を前記分割手
    段に接続され且つその出力を前記最小／最大値評価手段
    に接続された前記符号化手段と、（ｂ３）前記符号化手
    段に接続された選択解除手段とから成り、前記符号化手
    段内で使用されている符号化技術は、前記探索回路の全
    ての前記符号化手段により生成されたｍビット符号化さ
    れた部分値のうち最小／最大の部分値を、一の論理積演
    算を通して、評価することを可能にするものであり、前
    記探索回路の全ての前記符号化手段により生成されたｍ
    ビット符号化された部分値は、前記最小／最大の部分値
    を評価するために、前記最小／最大値評価手段に与えら
    れ、また一の回路ブロックのｍビット符号化された部分
    値が前記最小／最大の部分値よりも大きい／小さいとき
    に、当該回路ブロックに関連するナンバを選択解除する
    ことができる一の排他信号Ｅｘｏｕｔを生成するため
    に、前記選択解除手段に与えられることを特徴とする、
    前記探索回路。
  5. 【請求項５】前記選択解除手段が、最小／最大値評価プ
    ロセスの初期化段階で、探索すべき全てのナンバを選択
    するための手段を含んでいることを特徴とする、請求項
    ４記載の回路。
  6. 【請求項６】前記選択解除手段が、一のナンバが選択解
    除されるときに、前記符号化手段内に一の中立値を生成
    するための手段を更に含んでいることを特徴とする、請
    求項５記載の回路。
  7. 【請求項７】前記最小／最大値評価手段が、前記ｐ個の
    回路ブロックの各々に分散配置されていることを特徴と
    する、請求項４記載の回路。
  8. 【請求項８】ｑビット上に２進形式で符号化されたｐ個
    のナンバの集合内で最小／最大値を探索するための探索
    回路であって、（ａ）ｍ個のｐ入力ＡＮＤゲートから成
    る最小／最大値評価手段を備え、前記ＡＮＤゲートは、
    ｍビット符号化されたｐ個の２進ワードの同じ重みを有
    するｍビットの各々について論理積演算を実行すること
    が可能であり、（ｂ）前記最小／最大値評価手段に接続
    され、ｍビット符号化された一のワードをｎビット（但
    し、ｎ＜ｍ）符号化された一のワードに変換することが
    可能である復号化手段と、（ｃ）各々が一のナンバに関
    連している、ｐ個の回路ブロックとを備え、前記回路ブ
    ロックの各々が、（ｃ１）各ナンバをｎビット上に符号
    化されたＫ個（但し、ｑ≦Ｋ×ｎ）の部分値に分割する
    ための分割手段と、（ｃ２）ｎビット符号化された各部
    分値をｍビット符号化された一の部分値に符号化するた
    めの符号化手段であって、その入力を前記分割手段に接
    続され且つその出力を前記最小／最大値評価手段に接続
    された前記符号化手段と、（ｃ３）前記分割手段及び復
    号化手段に接続された選択解除手段とから成り、前記符
    号化手段内で使用されている符号化技術は、前記探索回
    路の全ての前記符号化手段により生成された符号化ワー
    ドのうち最小／最大のワードを、一の論理積演算を通し
    て、評価することを可能にするものであり、前記符号化
    手段により生成されたｍビット符号化された部分値は、
    最小／最大のｍビット符号化された部分値を評価するた
    めに、他の回路ブロックによって生成された全てのｍビ
    ット符号化された部分値とともに、前記最小／最大値評
    価手段に与えられ、前記最小／最大のｍビット符号化さ
    れた部分値は、ｎビット符号化された最小／最大の部分
    値を生成するために、前記復号化手段に与えられ、また
    当該ｎビット符号化された最小／最大の部分値は、一の
    回路ブロックのｎビット符号化された部分値が前記ｎビ
    ット符号化された最小／最大の部分値よりも大きい／小
    さいときに、当該回路ブロックに関連するナンバを選択
    解除することができる一の排他信号Ｅｘｏｕｔを生成す
    るために、前記選択解除手段に与えられることを特徴と
    する、前記探索回路。
  9. 【請求項９】前記最小／最大評価手段が、前記ｐ個の回
    路ブロックの各々に分散配置されていることを特徴とす
    る、請求項８記載の回路。
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