JPS6324318B2 - - Google Patents
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- Publication number
- JPS6324318B2 JPS6324318B2 JP54104342A JP10434279A JPS6324318B2 JP S6324318 B2 JPS6324318 B2 JP S6324318B2 JP 54104342 A JP54104342 A JP 54104342A JP 10434279 A JP10434279 A JP 10434279A JP S6324318 B2 JPS6324318 B2 JP S6324318B2
- Authority
- JP
- Japan
- Prior art keywords
- buffer memory
- lighting
- synchronization signal
- phase control
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000015654 memory Effects 0.000 claims description 45
- 238000010586 diagram Methods 0.000 description 4
- 230000010355 oscillation Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000010304 firing Methods 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
Landscapes
- Circuit Arrangement For Electric Light Sources In General (AREA)
Description
【発明の詳細な説明】
本発明はメモリに記憶された点灯位相制御デー
タにより照明負荷のスイツチング素子の点弧位相
を制御する調光装置に関するものである。
タにより照明負荷のスイツチング素子の点弧位相
を制御する調光装置に関するものである。
従来、この種のプリセツト調光装置として、照
明負荷制御用スイツチング素子の点弧位相をボリ
ユームなどによりアナログ的に設定するようにし
た調光装置があつたが、部品のばらつきにより設
定される点弧位相もばらつくので、多数個の照明
負荷を同時に調光する調光装置にあつては、各照
明負荷の調光特性を等しくするための調整を行う
必要があり、また部品の温度特性により点弧位相
が変化するので、安定性が悪いという欠点をもつ
ていた。本発明は上記の欠点を解決することを目
的とするものである。
明負荷制御用スイツチング素子の点弧位相をボリ
ユームなどによりアナログ的に設定するようにし
た調光装置があつたが、部品のばらつきにより設
定される点弧位相もばらつくので、多数個の照明
負荷を同時に調光する調光装置にあつては、各照
明負荷の調光特性を等しくするための調整を行う
必要があり、また部品の温度特性により点弧位相
が変化するので、安定性が悪いという欠点をもつ
ていた。本発明は上記の欠点を解決することを目
的とするものである。
以下実施例について図を用いて説明する。第１
図乃至第４図は８個の照明負荷８0〜８7の明かる
さをそれぞれ64段階に調光できる調光装置を示す
もので、照明負荷８0〜８7にそれぞれ対応する８
個の調光レベル設定用フエーダ１0〜１7の出力を
マルチプレクサ２にて順次Ａ／Ｄ変換器３に入力
し、このＡ／Ｄ変換器３にてデイジタル化された
点灯位相制御データをメインメモリ４の上記照明
負荷８0〜８7に対応する番地に記憶させ、交流電
源ACのゼロクロス点近傍でＨレベルとなる電源
同期信号のＨレベル期間Ｘにメインメモリ４に記
憶された点灯位相制御データを切替器５を介して
それぞれの照明負荷８0〜８7毎に設けられたバツ
フアメモリ６の各レジスタL0〜L7の対応するビ
ツトに書き込むようになつており、このレジスタ
L0〜L7の各ビツトは電源同期信号のＬレベル期
間Ｙをｎ個に分割した点灯位相制御区間にそれぞ
れ対応するようになつている。このようにしてバ
ツフアメモリ６に書き込まれた点灯位相制御デー
タは電源同期信号のＬレベル期間Ｙにバツフアメ
モリ６から読出カウンタ１２により読み出されて
照明負荷８0〜８7の駆動回路７のスイツチング素
子T0〜T7のそれぞれの点弧位相を制御するとと
もに点灯位相制御データが読み出された直後にバ
ツフアメモリ６をクリアするようにしたものであ
る。なお点灯位相制御区間の巾および個数ｎは読
出カウンタ１２に入力されるクロツク周波数およ
びカウント数により設定されるものである。第２
図は電源同期信号の発生回路の具体例を示すもの
で、交流電源ACをトランスTrおよびダイオード
ブリツジＤにて降圧整流して得られる脈流電圧を
オペアンプOPの端子に入力し、この脈流電圧
がオペアンプOPの端子に印加される基準電圧
Vsより小さいときオペアンプOPの出力がＨレベ
ルになるようになつており、第５図に示すように
交流電源ACのゼロクロス点近傍でＨレベルとな
る電源同期信号が得られることになる。第３図は
制御回路１０の具体例を示すもので、電源同期信
号の立上りおよび立下りで発振回路PGが動作し、
この発振回路PGの出力Ａを遅延回路CRにて若干
遅らせたクロツク信号Ｂ，B′が電源同期信号の
Ｈレベルのとき書込カウンタ１１に、電源同期信
号のＬレベルのとき読出カウンタ１２に入力さ
れ、それぞれのカウンタ１１，１２が所定のカウ
ント数だけ計数した後キヤリー出力により発振回
路PGの動作が停止し、次の電源同期信号にて同
様の動作をくり返すようになつている。第６図は
各信号Ａ〜Ｆのタイムチヤートを示すものであ
る。
図乃至第４図は８個の照明負荷８0〜８7の明かる
さをそれぞれ64段階に調光できる調光装置を示す
もので、照明負荷８0〜８7にそれぞれ対応する８
個の調光レベル設定用フエーダ１0〜１7の出力を
マルチプレクサ２にて順次Ａ／Ｄ変換器３に入力
し、このＡ／Ｄ変換器３にてデイジタル化された
点灯位相制御データをメインメモリ４の上記照明
負荷８0〜８7に対応する番地に記憶させ、交流電
源ACのゼロクロス点近傍でＨレベルとなる電源
同期信号のＨレベル期間Ｘにメインメモリ４に記
憶された点灯位相制御データを切替器５を介して
それぞれの照明負荷８0〜８7毎に設けられたバツ
フアメモリ６の各レジスタL0〜L7の対応するビ
ツトに書き込むようになつており、このレジスタ
L0〜L7の各ビツトは電源同期信号のＬレベル期
間Ｙをｎ個に分割した点灯位相制御区間にそれぞ
れ対応するようになつている。このようにしてバ
ツフアメモリ６に書き込まれた点灯位相制御デー
タは電源同期信号のＬレベル期間Ｙにバツフアメ
モリ６から読出カウンタ１２により読み出されて
照明負荷８0〜８7の駆動回路７のスイツチング素
子T0〜T7のそれぞれの点弧位相を制御するとと
もに点灯位相制御データが読み出された直後にバ
ツフアメモリ６をクリアするようにしたものであ
る。なお点灯位相制御区間の巾および個数ｎは読
出カウンタ１２に入力されるクロツク周波数およ
びカウント数により設定されるものである。第２
図は電源同期信号の発生回路の具体例を示すもの
で、交流電源ACをトランスTrおよびダイオード
ブリツジＤにて降圧整流して得られる脈流電圧を
オペアンプOPの端子に入力し、この脈流電圧
がオペアンプOPの端子に印加される基準電圧
Vsより小さいときオペアンプOPの出力がＨレベ
ルになるようになつており、第５図に示すように
交流電源ACのゼロクロス点近傍でＨレベルとな
る電源同期信号が得られることになる。第３図は
制御回路１０の具体例を示すもので、電源同期信
号の立上りおよび立下りで発振回路PGが動作し、
この発振回路PGの出力Ａを遅延回路CRにて若干
遅らせたクロツク信号Ｂ，B′が電源同期信号の
Ｈレベルのとき書込カウンタ１１に、電源同期信
号のＬレベルのとき読出カウンタ１２に入力さ
れ、それぞれのカウンタ１１，１２が所定のカウ
ント数だけ計数した後キヤリー出力により発振回
路PGの動作が停止し、次の電源同期信号にて同
様の動作をくり返すようになつている。第６図は
各信号Ａ〜Ｆのタイムチヤートを示すものであ
る。
以下実施例の動作について説明する。いまメイ
ンメモリ４に点灯位相制御データを書き込む場
合、各フエーダを所定の位置にセツトすることに
より、各フエーダ１0〜１7の設定データが書込カ
ウンタ１１にて制御されるマルチプレクサ２によ
り順次Ａ／Ｄ変換器３に入力され、このＡ／Ｄ変
換器３にてデイジタル化された点灯位相制御デー
タがメインメモリ４の書き込み信号Ｆによりそれ
ぞれ各照明負荷８0〜８7に対応する番地（０〜
７）に書き込まれる。次に電源同期信号の立上り
により切替器５がメインメモリ４→バツフアメモ
リ６の方向に切替ると、同時に書き込カウンタ１
１が動作してメインメモリ４に記憶されている点
灯位相制御データが順次バツフアメモリ６の各レ
ジスタL0〜L7の対応するビツトに書き込まれる。
たとえば書込カウンタ１１の出力が全てＬレベル
のとき、メインメモリ４の０番地に記憶されてい
る点灯位相制御データ“60”が読み出されてバツ
フアメモリ６の０番目のレジスタL0の60ビツト
目がアドレスされ、このときレジスタL0〜L7の
データ入力端子に印加されている電源同期信号が
Ｈレベルであるので、レジスタL0の60ビツト目
に１が書き込まれ、以下同様にしてメインメモリ
４の各番地（１〜７）に記憶されている点灯位相
制御データがそれぞれ対応するレジスタL1〜L7
に書き込まれる。次に電源同期信号がＬレベルに
なると、切替器５が読出カウンタ１２→バツフア
メモリ６の方向に切替るとともに読出カウンタ１
２が動作し、読出カウンタ１２の出力によりバツ
フアメモリ６の各ビツトが順次アドレスされて点
灯位相制御データが読み出され増巾用トランジス
タQ0〜Q7のコレクタに挿入されたパルストラン
スP0〜P7を介してトライアツクよりなる照明負
荷スイツチング素子T0〜T7のそれぞれの点弧位
相を制御するようになつている。このバツフアメ
モリ６の読み出し回路において読出カウンタ１２
の９ビツトの出力のうち、下位３ビツトをバツフ
アメモリ６のレジスタアドレスとし、上位６ビツ
トを各レジスタL0〜L7のビツトアドレスとして
おり、読出カウンタ１２は電源同期信号がＬレベ
ルの期間Ｙに512（64×８）個のクロツク信号をカ
ウントするようになつている。したがつて例えば
バツフアメモリ６の０番目のレジスタL0の60ビ
ツト目に１が入つていたとき第７図に示すように
読出カウンタ１２の出力によりバツフアメモリ６
の０番目のレジスタL0の60ビツト目をアドレス
したときすなわちクロツク信号を473個〔（59×８
＋１）個〕カウントした時点で０番目のレジスタ
L0の出力が１となり０番目のレジスタL0に対応
する照明負荷８0のスイツチング素子T0が点弧さ
れ照明負荷８0が点灯されることになる。さてこ
のようにしてメインメモリ４に記憶された点灯位
相制御データにより照明負荷８0〜８7の点灯位相
を制御するようにした調光装置において、バツフ
アメモリ６に書き込まれた点灯位相制御データは
交流電源ACの半サイクル毎にクリアする必要が
ある。本発明においては前述した制御回路１０に
より各レジスタL0〜L7のアドレス信号Ｂ，Ｃ，
Ｄと発振回路PGの出力Ａとによりバツフアメモ
リ６の書き込み信号Ｅを形成するようになつてお
り、この書き込み信号Ｅにより、バツフアメモリ
６をクリアするようになつている。すなわち書き
込み信号Ｅが各レジスタL0〜L7に印加されたと
き、各レジスタL0〜L7のデータ入力端子に印加
されている電源同期信号はＬレベルであるので、
各レジスタL0〜L7の１つのビツトを読み出した
直後にそのビツトに０を書き込むようになつてい
る。従つて電源同期信号のＬレベル期間Ｙにバツ
フアメモリ６の全ビツトがクリアされるようにな
つている。
ンメモリ４に点灯位相制御データを書き込む場
合、各フエーダを所定の位置にセツトすることに
より、各フエーダ１0〜１7の設定データが書込カ
ウンタ１１にて制御されるマルチプレクサ２によ
り順次Ａ／Ｄ変換器３に入力され、このＡ／Ｄ変
換器３にてデイジタル化された点灯位相制御デー
タがメインメモリ４の書き込み信号Ｆによりそれ
ぞれ各照明負荷８0〜８7に対応する番地（０〜
７）に書き込まれる。次に電源同期信号の立上り
により切替器５がメインメモリ４→バツフアメモ
リ６の方向に切替ると、同時に書き込カウンタ１
１が動作してメインメモリ４に記憶されている点
灯位相制御データが順次バツフアメモリ６の各レ
ジスタL0〜L7の対応するビツトに書き込まれる。
たとえば書込カウンタ１１の出力が全てＬレベル
のとき、メインメモリ４の０番地に記憶されてい
る点灯位相制御データ“60”が読み出されてバツ
フアメモリ６の０番目のレジスタL0の60ビツト
目がアドレスされ、このときレジスタL0〜L7の
データ入力端子に印加されている電源同期信号が
Ｈレベルであるので、レジスタL0の60ビツト目
に１が書き込まれ、以下同様にしてメインメモリ
４の各番地（１〜７）に記憶されている点灯位相
制御データがそれぞれ対応するレジスタL1〜L7
に書き込まれる。次に電源同期信号がＬレベルに
なると、切替器５が読出カウンタ１２→バツフア
メモリ６の方向に切替るとともに読出カウンタ１
２が動作し、読出カウンタ１２の出力によりバツ
フアメモリ６の各ビツトが順次アドレスされて点
灯位相制御データが読み出され増巾用トランジス
タQ0〜Q7のコレクタに挿入されたパルストラン
スP0〜P7を介してトライアツクよりなる照明負
荷スイツチング素子T0〜T7のそれぞれの点弧位
相を制御するようになつている。このバツフアメ
モリ６の読み出し回路において読出カウンタ１２
の９ビツトの出力のうち、下位３ビツトをバツフ
アメモリ６のレジスタアドレスとし、上位６ビツ
トを各レジスタL0〜L7のビツトアドレスとして
おり、読出カウンタ１２は電源同期信号がＬレベ
ルの期間Ｙに512（64×８）個のクロツク信号をカ
ウントするようになつている。したがつて例えば
バツフアメモリ６の０番目のレジスタL0の60ビ
ツト目に１が入つていたとき第７図に示すように
読出カウンタ１２の出力によりバツフアメモリ６
の０番目のレジスタL0の60ビツト目をアドレス
したときすなわちクロツク信号を473個〔（59×８
＋１）個〕カウントした時点で０番目のレジスタ
L0の出力が１となり０番目のレジスタL0に対応
する照明負荷８0のスイツチング素子T0が点弧さ
れ照明負荷８0が点灯されることになる。さてこ
のようにしてメインメモリ４に記憶された点灯位
相制御データにより照明負荷８0〜８7の点灯位相
を制御するようにした調光装置において、バツフ
アメモリ６に書き込まれた点灯位相制御データは
交流電源ACの半サイクル毎にクリアする必要が
ある。本発明においては前述した制御回路１０に
より各レジスタL0〜L7のアドレス信号Ｂ，Ｃ，
Ｄと発振回路PGの出力Ａとによりバツフアメモ
リ６の書き込み信号Ｅを形成するようになつてお
り、この書き込み信号Ｅにより、バツフアメモリ
６をクリアするようになつている。すなわち書き
込み信号Ｅが各レジスタL0〜L7に印加されたと
き、各レジスタL0〜L7のデータ入力端子に印加
されている電源同期信号はＬレベルであるので、
各レジスタL0〜L7の１つのビツトを読み出した
直後にそのビツトに０を書き込むようになつてい
る。従つて電源同期信号のＬレベル期間Ｙにバツ
フアメモリ６の全ビツトがクリアされるようにな
つている。
なお、第１図におけるバツフアメモリ６に与え
られる書込み信号Ｅは、第６図に示す信号Ｅであ
り、通常のメモリにおいては、書込み端子
（Read／Write端子）の論理レベルを反転させる
ことによつて読出し、書込みが行えるようになつ
ている。したがつて、実施例では、書込み信号Ｅ
のＬレベルでデータを読出し、Ｈレベルでデータ
を書込むようになつており、この間バツフアメモ
リ６のアドレスは変わつていない。また、このと
きの書込みデータは、電源同期信号のＬレベルす
なわち０であり、０の書込みは、バツフアメモリ
６をクリアすることに他ならない。
られる書込み信号Ｅは、第６図に示す信号Ｅであ
り、通常のメモリにおいては、書込み端子
（Read／Write端子）の論理レベルを反転させる
ことによつて読出し、書込みが行えるようになつ
ている。したがつて、実施例では、書込み信号Ｅ
のＬレベルでデータを読出し、Ｈレベルでデータ
を書込むようになつており、この間バツフアメモ
リ６のアドレスは変わつていない。また、このと
きの書込みデータは、電源同期信号のＬレベルす
なわち０であり、０の書込みは、バツフアメモリ
６をクリアすることに他ならない。
また、第８図は他の実施例であり、電源同期信
号のＨレベル期間Ｘの最初の部分でバツフアメモ
リ６をクリアした後、メインメモリ４に記憶され
た点灯位相制御データをバツフアメモリ６に書き
込むようにしている。
号のＨレベル期間Ｘの最初の部分でバツフアメモ
リ６をクリアした後、メインメモリ４に記憶され
た点灯位相制御データをバツフアメモリ６に書き
込むようにしている。
本発明は上述のように、交流電源のゼロクロス
点近傍でＨレベルとなる電源同期信号のＬレベル
期間をｎ個の点灯位相制御区間に分割し、上記制
御区間に対応するｎビツトのレジスタを複数並設
したバツフアメモリを設け、メインメモリに記憶
された複数の照明負荷の点灯位相制御データを上
記電源同期信号のＨレベル期間に上記バツフアメ
モリの対応するビツトに書き込み、電源同期信号
のＬレベル期間に動作する読出カウンタの各出力
をそれぞれバツフアメモリのアドレスデータ端子
に接続してバツフアメモリの各ビツトを順次読み
出し、点灯位相制御データが得られたとき対応す
る照明負荷のスイツチング素子を点弧するように
しており、電源同期信号のＬレベル期間をｎ個の
点灯位相区間に分割し、照明負荷のスイツチング
素子を点弧する点灯位相区間を点灯位相制御デー
タによつて指定する所謂デジタル方式となつてい
るので、部品のばらつきによる点灯位相のばらつ
きあるいは部品の温度特性による点弧位相の変動
が起きず、点弧位相の調整が不要で安定性の良い
調光装置が得られるという効果があり、また、交
流電源のゼロクロス点近傍でバツフアメモリの書
き換えを行つているので、調光範囲を大きくとれ
るという効果がある。
点近傍でＨレベルとなる電源同期信号のＬレベル
期間をｎ個の点灯位相制御区間に分割し、上記制
御区間に対応するｎビツトのレジスタを複数並設
したバツフアメモリを設け、メインメモリに記憶
された複数の照明負荷の点灯位相制御データを上
記電源同期信号のＨレベル期間に上記バツフアメ
モリの対応するビツトに書き込み、電源同期信号
のＬレベル期間に動作する読出カウンタの各出力
をそれぞれバツフアメモリのアドレスデータ端子
に接続してバツフアメモリの各ビツトを順次読み
出し、点灯位相制御データが得られたとき対応す
る照明負荷のスイツチング素子を点弧するように
しており、電源同期信号のＬレベル期間をｎ個の
点灯位相区間に分割し、照明負荷のスイツチング
素子を点弧する点灯位相区間を点灯位相制御デー
タによつて指定する所謂デジタル方式となつてい
るので、部品のばらつきによる点灯位相のばらつ
きあるいは部品の温度特性による点弧位相の変動
が起きず、点弧位相の調整が不要で安定性の良い
調光装置が得られるという効果があり、また、交
流電源のゼロクロス点近傍でバツフアメモリの書
き換えを行つているので、調光範囲を大きくとれ
るという効果がある。
第１図は本発明一実施例のブロツク回路図、第
２図〜第４図はそれぞれ同上の要部回路図、第５
図〜第７図は同上の動作説明図、第８図は他の実
施例の動作説明図である。 ４はメインメモリ、６はバツフアメモリ、８0
〜８7は照明負荷、T0〜T7はスイツチング素子、
ＸはＨレベル期間、ＹはＬレベル期間、L0〜L7
はレジスタである。
２図〜第４図はそれぞれ同上の要部回路図、第５
図〜第７図は同上の動作説明図、第８図は他の実
施例の動作説明図である。 ４はメインメモリ、６はバツフアメモリ、８0
〜８7は照明負荷、T0〜T7はスイツチング素子、
ＸはＨレベル期間、ＹはＬレベル期間、L0〜L7
はレジスタである。
Claims (1)
- １ 交流電源のゼロクロス点近傍でＨレベルとな
る電源同期信号のＬレベル期間をｎ個の点灯位相
制御区間に分割し、上記制御区間に対応するｎビ
ツトのレジスタを複数並設したバツフアメモリを
設け、メインメモリに記憶された複数の照明負荷
の点灯位相制御データを上記電源同期信号のＨレ
ベル期間に上記バツフアメモリの対応するビツト
に書き込み、電源同期信号のＬレベル期間に動作
する読出カウンタの各出力をそれぞれバツフアメ
モリのアドレスデータ端子に接続してバツフアメ
モリの各ビツトを順次読み出し、点灯位相制御デ
ータが得られたとき対応する照明負荷のスイツチ
ング素子を点弧せしめて成る調光装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10434279A JPS5628492A (en) | 1979-08-15 | 1979-08-15 | Dimmer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10434279A JPS5628492A (en) | 1979-08-15 | 1979-08-15 | Dimmer |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5628492A JPS5628492A (en) | 1981-03-20 |
| JPS6324318B2 true JPS6324318B2 (ja) | 1988-05-20 |
Family
ID=14378232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10434279A Granted JPS5628492A (en) | 1979-08-15 | 1979-08-15 | Dimmer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5628492A (ja) |
-
1979
- 1979-08-15 JP JP10434279A patent/JPS5628492A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5628492A (en) | 1981-03-20 |
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