JPS6241392B2 - - Google Patents
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- JPS6241392B2 JPS6241392B2 JP54112043A JP11204379A JPS6241392B2 JP S6241392 B2 JPS6241392 B2 JP S6241392B2 JP 54112043 A JP54112043 A JP 54112043A JP 11204379 A JP11204379 A JP 11204379A JP S6241392 B2 JPS6241392 B2 JP S6241392B2
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- JP
- Japan
- Prior art keywords
- circuit
- synchronization signal
- lighting
- level
- buffer memory
- Prior art date
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- 230000015654 memory Effects 0.000 claims description 42
- 238000001514 detection method Methods 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 5
- 230000010355 oscillation Effects 0.000 description 4
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 208000032368 Device malfunction Diseases 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000010304 firing Methods 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
Landscapes
- Circuit Arrangement For Electric Light Sources In General (AREA)
Description
【発明の詳細な説明】
本発明はメモリに記憶された点灯位相制御デー
タにより照明負荷の点灯位相を制御する調光装置
に関するものである。
タにより照明負荷の点灯位相を制御する調光装置
に関するものである。
従来、交流電源のゼロクロス点近傍でＨレベル
となる電源同期信号のＨレベル期間にメインメモ
リに記憶された点灯位相制御データをバツフアメ
モリに書き込み、電源同期信号のＬレベル期間に
バツフアメモリから点灯位相制御データを読み出
して照明負荷の点灯位相を制御するようにしたこ
の種の調光装置（詳細な動作については後述す
る）において、電源同期信号発生回路は第９図に
示すようになつており、交流電源ACをトランス
TrおよびダイオードブリツジＤにて降圧整流し
て得られる脈流電圧VDをオペアンプよりなるコ
ンパレータ回路CMPのマイナス端子に入力し、
この脈流電圧VDがコンパレータ回路CMPのプラ
ズマ端子に印加される基準電圧Vsより小さいと
きコンパレータ回路CMPの出力がＨレベルにな
るようになつており、交流電源ACがゼロクロス
点近傍でＨレベルとなる電源同期信号VH′が得ら
れるようになつていた。しかしながらこのような
従来の同期信号発生回路９′では第１０図に示す
ようなひげ状ノイズＮを含む交流電源ACが印加
された場合、上記ひげ状ノイズＮに対応して電源
同期信号VH′に不要パルスVNが発生し、バツフ
アメモリの書き込み、読出し回路の動作タイミン
グの基準となる電源同期信号VH′が乱されること
になるので、調光装置の動作が不安定になり照明
にちらつきを生じることがあり、またひげ状ノイ
ズＮの交流電源ACの各半サイクル中に常に周期
的に発生した場合、照明装置の調光が不可能にな
るという欠点をもつていた。本発明は上記の欠点
を解決することを目的とするものである。
となる電源同期信号のＨレベル期間にメインメモ
リに記憶された点灯位相制御データをバツフアメ
モリに書き込み、電源同期信号のＬレベル期間に
バツフアメモリから点灯位相制御データを読み出
して照明負荷の点灯位相を制御するようにしたこ
の種の調光装置（詳細な動作については後述す
る）において、電源同期信号発生回路は第９図に
示すようになつており、交流電源ACをトランス
TrおよびダイオードブリツジＤにて降圧整流し
て得られる脈流電圧VDをオペアンプよりなるコ
ンパレータ回路CMPのマイナス端子に入力し、
この脈流電圧VDがコンパレータ回路CMPのプラ
ズマ端子に印加される基準電圧Vsより小さいと
きコンパレータ回路CMPの出力がＨレベルにな
るようになつており、交流電源ACがゼロクロス
点近傍でＨレベルとなる電源同期信号VH′が得ら
れるようになつていた。しかしながらこのような
従来の同期信号発生回路９′では第１０図に示す
ようなひげ状ノイズＮを含む交流電源ACが印加
された場合、上記ひげ状ノイズＮに対応して電源
同期信号VH′に不要パルスVNが発生し、バツフ
アメモリの書き込み、読出し回路の動作タイミン
グの基準となる電源同期信号VH′が乱されること
になるので、調光装置の動作が不安定になり照明
にちらつきを生じることがあり、またひげ状ノイ
ズＮの交流電源ACの各半サイクル中に常に周期
的に発生した場合、照明装置の調光が不可能にな
るという欠点をもつていた。本発明は上記の欠点
を解決することを目的とするものである。
以下実施例について図を用いて説明する。第１
図乃至第４図は８個の照明負荷８０〜８７の明か
るさをそれぞれ64段階に調光できる調光装置を示
すもので、照明負荷８０〜８７にそれぞれ対応す
る８個の調光レベル設定用フエーダ１０〜１７の
出力をマツチプレクサ２にて順次Ａ／Ｄ変換器３
に入力し、このＡ／Ｄ変換器３にてデイジタル化
された点灯位相制御データをメインメモリ４の上
記照明負荷８０〜８７に対応する番地に記憶さ
せ、交流電源ACのゼロクロス点近傍でＨレベル
となる電源同期信号VHのＨレベル期間Ｘにメイ
ンメモリ４に記憶された点灯位相制御データを切
替器５を介してそれぞれの照明負荷８０〜８７毎
に設けられたバツフアメモリ６の各レジスタL0
〜L7の対応するビツトに書き込むようになつて
おり、このレジスタL0〜L7の各ビツトは、電源
同期信号VHのＬレベル期間Ｙをｎ個に分割した
点灯位相制御区間にれぞれ対応するようになつて
いる。このようにしてバツフアメモリ６に書き込
まれた点灯位相制御データは電源同期信号VHの
Ｌレベル期間Ｙにバツフアメモリ６から読出カウ
ンタ１２により読み出されて照明負荷８０〜８７
の駆動回路７のスイツチング素子T0〜T7のそれ
ぞれの点弧位相を制御するとともに点灯位相制御
データが読み出された直後にバツフアメモリ６を
クリアするようにしたものであり、点灯位相制御
区間の巾および個数ｎは読出カウンタ１２に入力
されるクロツク周波数およびカウント数により設
定されるものである。第２図は本発明による電源
同期信号発生回路９の具体例を示すもので、交流
電源ACをトランスTrおよびダイオードブリツジ
Ｄにて降圧整流して得られる脈流電圧VDをオペ
アンプよりなるコンパレータ回路CMPのマイナ
ス端子に入力し、この脈流電圧VDがコンパレー
タ回路CMPのプラズマ端子に印加される基準電
圧Vsすなわち直流電源Vccを抵抗R1，R2にて分
圧した電圧より小さいときコンパレータ回路
CMPの出力がＨレベルになるようにし、このコ
ンパレータ回路CMPの出力VH′と、脈流電圧VD
を入力とし交流電源ACに重畳されたひげ状ノイ
ズを検出してひげ状ノイズが発生している期間に
のみ出力をＬレベルとするノイズ検出回路２０の
出力とをアンド回路ANDに入力し、アンド回路
ANDから出される上記両出力VH′，VBの論理積
を電源同期信号VHとするものである。ここに、
ノイズ検出回路２０は、信号の伝送路に挿入され
たコンデンサC1およびプルアツプ抵抗R1よりな
り交流電源ACの周波数よりカツトオフ周波数が
高く設定されたハイパスフイルタFlと、入力電
圧に所定のしきい値を有したバツフア回路BFと
により構成されている。したがつて、交流電源
ACよりも高い周波数成分を含むひげ状ノイズが
入力されると、ひげ状ノイズが発生している期間
にのみノイズ検出回路２０の出力がＬレベルとな
るのである。
図乃至第４図は８個の照明負荷８０〜８７の明か
るさをそれぞれ64段階に調光できる調光装置を示
すもので、照明負荷８０〜８７にそれぞれ対応す
る８個の調光レベル設定用フエーダ１０〜１７の
出力をマツチプレクサ２にて順次Ａ／Ｄ変換器３
に入力し、このＡ／Ｄ変換器３にてデイジタル化
された点灯位相制御データをメインメモリ４の上
記照明負荷８０〜８７に対応する番地に記憶さ
せ、交流電源ACのゼロクロス点近傍でＨレベル
となる電源同期信号VHのＨレベル期間Ｘにメイ
ンメモリ４に記憶された点灯位相制御データを切
替器５を介してそれぞれの照明負荷８０〜８７毎
に設けられたバツフアメモリ６の各レジスタL0
〜L7の対応するビツトに書き込むようになつて
おり、このレジスタL0〜L7の各ビツトは、電源
同期信号VHのＬレベル期間Ｙをｎ個に分割した
点灯位相制御区間にれぞれ対応するようになつて
いる。このようにしてバツフアメモリ６に書き込
まれた点灯位相制御データは電源同期信号VHの
Ｌレベル期間Ｙにバツフアメモリ６から読出カウ
ンタ１２により読み出されて照明負荷８０〜８７
の駆動回路７のスイツチング素子T0〜T7のそれ
ぞれの点弧位相を制御するとともに点灯位相制御
データが読み出された直後にバツフアメモリ６を
クリアするようにしたものであり、点灯位相制御
区間の巾および個数ｎは読出カウンタ１２に入力
されるクロツク周波数およびカウント数により設
定されるものである。第２図は本発明による電源
同期信号発生回路９の具体例を示すもので、交流
電源ACをトランスTrおよびダイオードブリツジ
Ｄにて降圧整流して得られる脈流電圧VDをオペ
アンプよりなるコンパレータ回路CMPのマイナ
ス端子に入力し、この脈流電圧VDがコンパレー
タ回路CMPのプラズマ端子に印加される基準電
圧Vsすなわち直流電源Vccを抵抗R1，R2にて分
圧した電圧より小さいときコンパレータ回路
CMPの出力がＨレベルになるようにし、このコ
ンパレータ回路CMPの出力VH′と、脈流電圧VD
を入力とし交流電源ACに重畳されたひげ状ノイ
ズを検出してひげ状ノイズが発生している期間に
のみ出力をＬレベルとするノイズ検出回路２０の
出力とをアンド回路ANDに入力し、アンド回路
ANDから出される上記両出力VH′，VBの論理積
を電源同期信号VHとするものである。ここに、
ノイズ検出回路２０は、信号の伝送路に挿入され
たコンデンサC1およびプルアツプ抵抗R1よりな
り交流電源ACの周波数よりカツトオフ周波数が
高く設定されたハイパスフイルタFlと、入力電
圧に所定のしきい値を有したバツフア回路BFと
により構成されている。したがつて、交流電源
ACよりも高い周波数成分を含むひげ状ノイズが
入力されると、ひげ状ノイズが発生している期間
にのみノイズ検出回路２０の出力がＬレベルとな
るのである。
いま、この電源同期信号発生回路９に前述した
ひげ状ノイズＮを含む交流電源ACCが印加され
ると、降圧整流された脈流電圧VDは第６図ａに
示すような波形となり、コンパレータ回路CMP
の出力は従来例の電源同期信号VH′と同様の第６
図ｂに示すような波形となる。ところで、バツフ
ア回路BFの入力にはハイパスフイルタFlを介し
て脈流電圧VDが印加されるようになつており、
このハイパスフイルタFlは電源周波数よりはる
かに高い周波数成分を有する信号のみしか通さな
いように抵抗R3およびコンデンサC1の値が設定
されるので、バツフア回路BFの出力VBは第６図
Ｃに示すようにひげ状ノイズＮが入力されている
期間のみＬレベルになる。従つて、ひげ状ノイズ
Ｎが発生すると、コンパレータ回路CMPの出力
VH′がＨレベル、ノイズ検出回路２０の出力VB
がＬレベルとなるのであり、電源同期信号VHは
Ｌレベルに維持される。すなわちアンド回路
ANDの出力にひげ状ノイズＮに対応する不要波
パルスVHが重畳されることがなく、交流電源AC
にひげ状ノイズＮが含まれている場合においても
第６図ｄに示すような正常な電源同期信号VHが
得られることになる。第３図は制御回路１０の具
体例を示すもので、電源同期信号VHの立上りお
よび立下りで発振回路PGが動作し、この発振回
路PGの出力Ａを遅延回路CRにて若干遅らせたク
ロツク信号Ｂ，B′が電源同期信号VHのＨレベル
のとき書込カウンタ１１に、電源同期信号VHの
Ｌレベルのとき読出カウンタ１２に入力され、そ
れぞれのカウンタ１１，１２が所定のカウント数
だけ計数た後キヤリー出力により発振回路PGの
動作が停止し、次の電源同期信号VHにて同様の
動作をくり返すようになつている。第７図は各信
号Ａ〜Ｂのタイムチヤートを示すものである。
ひげ状ノイズＮを含む交流電源ACCが印加され
ると、降圧整流された脈流電圧VDは第６図ａに
示すような波形となり、コンパレータ回路CMP
の出力は従来例の電源同期信号VH′と同様の第６
図ｂに示すような波形となる。ところで、バツフ
ア回路BFの入力にはハイパスフイルタFlを介し
て脈流電圧VDが印加されるようになつており、
このハイパスフイルタFlは電源周波数よりはる
かに高い周波数成分を有する信号のみしか通さな
いように抵抗R3およびコンデンサC1の値が設定
されるので、バツフア回路BFの出力VBは第６図
Ｃに示すようにひげ状ノイズＮが入力されている
期間のみＬレベルになる。従つて、ひげ状ノイズ
Ｎが発生すると、コンパレータ回路CMPの出力
VH′がＨレベル、ノイズ検出回路２０の出力VB
がＬレベルとなるのであり、電源同期信号VHは
Ｌレベルに維持される。すなわちアンド回路
ANDの出力にひげ状ノイズＮに対応する不要波
パルスVHが重畳されることがなく、交流電源AC
にひげ状ノイズＮが含まれている場合においても
第６図ｄに示すような正常な電源同期信号VHが
得られることになる。第３図は制御回路１０の具
体例を示すもので、電源同期信号VHの立上りお
よび立下りで発振回路PGが動作し、この発振回
路PGの出力Ａを遅延回路CRにて若干遅らせたク
ロツク信号Ｂ，B′が電源同期信号VHのＨレベル
のとき書込カウンタ１１に、電源同期信号VHの
Ｌレベルのとき読出カウンタ１２に入力され、そ
れぞれのカウンタ１１，１２が所定のカウント数
だけ計数た後キヤリー出力により発振回路PGの
動作が停止し、次の電源同期信号VHにて同様の
動作をくり返すようになつている。第７図は各信
号Ａ〜Ｂのタイムチヤートを示すものである。
以下調光装置の動作について説明する。いまメ
インメモリ４に点灯位相制御データを書き込む場
合、各フエーダを所定の位置にセツトすることに
より、各フエーダ１０〜１７の設定データが書込
カウンタ１１にて制御されるマルチプレクサ２に
より順次Ａ／Ｄ変換器３に入力され、このＡ／Ｄ
変換器３にてデイジタル化された点灯位相制御デ
ータがメインメモリ４の書き込み信号Ｆによりそ
れぞれ各照明負荷８０〜８７に応する番地に書き
込まれる。次に電源同期信号VHの立上りにより
切替器５がメインメモリ４→バツフアメモリ６の
方向に切替わると、同時に書き込みカウンタ１１
が動作してメインメモリ４に記憶されている。点
灯位相制御データが順次バツフアメモリ６の各レ
ジスタL0〜L7の対応するビツトに書き込まれ
る。たとえば書き込みカウンタ１１の出力が全て
Ｌレベルのときメインメモリ４の０番地に記憶さ
れている点灯位相制御データ“60”が読み出され
てバツフアメモリ６の０番目のレジスタL0の60
ビツト目がアドレスされ、このときレジスタL0
〜L7のデータ入力端子に印加されている電源同
期信号VHがＨレベルであるので、レジスタL0の
60ビツト目に１が書き込まれ、以下同様にしてメ
インメモリ４の１〜７番地に記憶されている点灯
位相制御データがそれぞれ対応するレジスタL1
〜L7に書き込まれる。次に電源同期信号VHがＬ
レベルになると、切替器５が読出カウンタ→バツ
フアメモリ６の方向に切替るとともに読出カウン
タ１２が動作し、読出カウンタ１２の出力により
バツフアメモリ６の各ビツトが順次アドレスされ
て点灯位相制御データが読み出され増巾用トラン
ジスタQ5〜Q7のゴレクタに挿入されたパルスト
ランスP0〜P7を介してトライアツクよりなる照明
負荷スイツチング素子T0〜T7のそれぞれの点弧
位相を制御するようになつている。このバツフア
メモリ６の読み出し回路において読出カウンタ１
２の９ビツトの出力のうち下位３ビツトをバツフ
アメモリ６のレジスタアドレスとし、上位６ビツ
トを各レジスタL0〜L7のビツトアドレスとして
おり、読出カウンタ１２は電源同期信号VHがＬ
レベルの期間Ｙに512（64×８）個のクロツク信
号をカウントするようになつている。したがつ
て、例えばバツフアメモリ６の０番目のレジスタ
L0の60ビツト目に１が入つている場合、第８図
に示すように読出カウンタ１２の出力によりバツ
フアメモリ６の０番目のレジスタL0の60ビツト
目をアドレスしたとき、すなわちカウンタ回路１
２がクロツク信号を473個〔（59×８＋１）個〕カ
ウントした時点で０番目のレジスタL0の出力が
１となり０番目のレジスタL0に対応する照明負
荷８０のスイツチング素子T0に点弧パルスPTが
印加されて照明負荷８０が点灯されるようになつ
ており、同様にして各レジスタL1〜L7に書き込
まれている点灯位相制御データにより照明負荷８
１〜８７の点灯位相が制御されることになる。ま
たこのようにしてメインメモリ４に記憶された点
灯位相制御データとバツフアメモリ６から読み出
された点灯位相制御データにより照明負荷８０〜
８７の点灯位相を制御するようにした調光装置に
おいて、バツフアメモリ６に書き込まれた点灯位
相制御データは交流電源ACの半サイクル毎にク
リアする必要があるので、前述した制御回路１０
にて各レジスタL0〜L7のアドレス信号Ｂ，Ｃ，
Ｄと発振回路PGの出力Ａとによりバツフアメモ
リ６の書き込み信号Ｅを形成するようになつてお
り、この書き込み信号Ｅにより、バツフアメモリ
６をクリアするようになつている。すなわち書き
込み信号Ｅが各レジスタL0〜L7に印加されたと
き、各レジスタL0〜L7のデータ入力端子に印加
されている電源同期信号VHはＬレベルであるの
で、各レジスタL0〜L7の１つのビツトを読み出
した直後にそのビツトに０を書き込みクリアする
ようになつている。
インメモリ４に点灯位相制御データを書き込む場
合、各フエーダを所定の位置にセツトすることに
より、各フエーダ１０〜１７の設定データが書込
カウンタ１１にて制御されるマルチプレクサ２に
より順次Ａ／Ｄ変換器３に入力され、このＡ／Ｄ
変換器３にてデイジタル化された点灯位相制御デ
ータがメインメモリ４の書き込み信号Ｆによりそ
れぞれ各照明負荷８０〜８７に応する番地に書き
込まれる。次に電源同期信号VHの立上りにより
切替器５がメインメモリ４→バツフアメモリ６の
方向に切替わると、同時に書き込みカウンタ１１
が動作してメインメモリ４に記憶されている。点
灯位相制御データが順次バツフアメモリ６の各レ
ジスタL0〜L7の対応するビツトに書き込まれ
る。たとえば書き込みカウンタ１１の出力が全て
Ｌレベルのときメインメモリ４の０番地に記憶さ
れている点灯位相制御データ“60”が読み出され
てバツフアメモリ６の０番目のレジスタL0の60
ビツト目がアドレスされ、このときレジスタL0
〜L7のデータ入力端子に印加されている電源同
期信号VHがＨレベルであるので、レジスタL0の
60ビツト目に１が書き込まれ、以下同様にしてメ
インメモリ４の１〜７番地に記憶されている点灯
位相制御データがそれぞれ対応するレジスタL1
〜L7に書き込まれる。次に電源同期信号VHがＬ
レベルになると、切替器５が読出カウンタ→バツ
フアメモリ６の方向に切替るとともに読出カウン
タ１２が動作し、読出カウンタ１２の出力により
バツフアメモリ６の各ビツトが順次アドレスされ
て点灯位相制御データが読み出され増巾用トラン
ジスタQ5〜Q7のゴレクタに挿入されたパルスト
ランスP0〜P7を介してトライアツクよりなる照明
負荷スイツチング素子T0〜T7のそれぞれの点弧
位相を制御するようになつている。このバツフア
メモリ６の読み出し回路において読出カウンタ１
２の９ビツトの出力のうち下位３ビツトをバツフ
アメモリ６のレジスタアドレスとし、上位６ビツ
トを各レジスタL0〜L7のビツトアドレスとして
おり、読出カウンタ１２は電源同期信号VHがＬ
レベルの期間Ｙに512（64×８）個のクロツク信
号をカウントするようになつている。したがつ
て、例えばバツフアメモリ６の０番目のレジスタ
L0の60ビツト目に１が入つている場合、第８図
に示すように読出カウンタ１２の出力によりバツ
フアメモリ６の０番目のレジスタL0の60ビツト
目をアドレスしたとき、すなわちカウンタ回路１
２がクロツク信号を473個〔（59×８＋１）個〕カ
ウントした時点で０番目のレジスタL0の出力が
１となり０番目のレジスタL0に対応する照明負
荷８０のスイツチング素子T0に点弧パルスPTが
印加されて照明負荷８０が点灯されるようになつ
ており、同様にして各レジスタL1〜L7に書き込
まれている点灯位相制御データにより照明負荷８
１〜８７の点灯位相が制御されることになる。ま
たこのようにしてメインメモリ４に記憶された点
灯位相制御データとバツフアメモリ６から読み出
された点灯位相制御データにより照明負荷８０〜
８７の点灯位相を制御するようにした調光装置に
おいて、バツフアメモリ６に書き込まれた点灯位
相制御データは交流電源ACの半サイクル毎にク
リアする必要があるので、前述した制御回路１０
にて各レジスタL0〜L7のアドレス信号Ｂ，Ｃ，
Ｄと発振回路PGの出力Ａとによりバツフアメモ
リ６の書き込み信号Ｅを形成するようになつてお
り、この書き込み信号Ｅにより、バツフアメモリ
６をクリアするようになつている。すなわち書き
込み信号Ｅが各レジスタL0〜L7に印加されたと
き、各レジスタL0〜L7のデータ入力端子に印加
されている電源同期信号VHはＬレベルであるの
で、各レジスタL0〜L7の１つのビツトを読み出
した直後にそのビツトに０を書き込みクリアする
ようになつている。
本発明は上述のように交流電源のゼロクロス点
近傍でＨレベルとなる電源同期信号のＨレベル期
間にメインメモリに記憶された点灯位相制御デー
タをバツフアメモリの対応するビツトに書き込
み、電源同期信号のＬレベル期間にバツフアメモ
リから点灯位相制御データを読み出して照明負荷
を制御して成る調光装置において、交流電源を降
圧整流した脈流電圧を予め設定された基準電圧と
比較して交流電源のゼロクロス付近で出力をＨレ
ベルとするコンパレータ回路と、上記脈流電圧を
入力とし又交流電源に重畳されたひげ状ノイズを
検出してひげ状ノイズが発生している期間にのみ
出力をＬレベルとするノイズ検出回路と、コンパ
レータおよびノイズ検出回路の出力の論理積を出
力するアンド回路とを具備し、アンド回路の出力
を上記電源同期信号としたものであり、ひげ状ノ
イズを含む交流電源が印加された場合においても
電源同期信号に不要パルスが重畳されることがな
いので、交流電源に含まれたひげ状ノイズにより
調光装置が誤動作して照明装置にちらつきを生じ
たり、調光できないという不都合がなく、安定し
た調光ができるという利点をもつているものであ
る。
近傍でＨレベルとなる電源同期信号のＨレベル期
間にメインメモリに記憶された点灯位相制御デー
タをバツフアメモリの対応するビツトに書き込
み、電源同期信号のＬレベル期間にバツフアメモ
リから点灯位相制御データを読み出して照明負荷
を制御して成る調光装置において、交流電源を降
圧整流した脈流電圧を予め設定された基準電圧と
比較して交流電源のゼロクロス付近で出力をＨレ
ベルとするコンパレータ回路と、上記脈流電圧を
入力とし又交流電源に重畳されたひげ状ノイズを
検出してひげ状ノイズが発生している期間にのみ
出力をＬレベルとするノイズ検出回路と、コンパ
レータおよびノイズ検出回路の出力の論理積を出
力するアンド回路とを具備し、アンド回路の出力
を上記電源同期信号としたものであり、ひげ状ノ
イズを含む交流電源が印加された場合においても
電源同期信号に不要パルスが重畳されることがな
いので、交流電源に含まれたひげ状ノイズにより
調光装置が誤動作して照明装置にちらつきを生じ
たり、調光できないという不都合がなく、安定し
た調光ができるという利点をもつているものであ
る。
第１図は本発明一実施例のブロツク回路図、第
２図〜第４図はそれぞれ同上の要部回路図、第５
図〜第８図は同上の動作説明図、第９図は従来例
の要部回路図、第１０図は同上の動作説明図であ
る。 ４はメインメモリ、６はバツフアメモリ、８０
〜８７は照明負荷、１２は読出カウンタ、L0〜
L7はレジスタ、OPはオペアンプ、Ｅはハイパス
フイルタ、BFはバツフア回路、ANDは論理積回
路である。
２図〜第４図はそれぞれ同上の要部回路図、第５
図〜第８図は同上の動作説明図、第９図は従来例
の要部回路図、第１０図は同上の動作説明図であ
る。 ４はメインメモリ、６はバツフアメモリ、８０
〜８７は照明負荷、１２は読出カウンタ、L0〜
L7はレジスタ、OPはオペアンプ、Ｅはハイパス
フイルタ、BFはバツフア回路、ANDは論理積回
路である。
Claims (1)
- １ 交流電源のゼロクロス点近傍でＨレベルとな
る電源同期信号のＬレベル期間をｎ個の点灯位相
制御区間に分割し、上記制御区間に対応するｎビ
ツトのレジスタを複数並設したバツフアメモリを
設け、メインメモリに記憶された複数の照明負荷
の点灯位相制御データを上記電源同期信号のＨレ
ベル期間に上記バツフアメモリの対応するビツト
に書き込み、電源同期信号のＬレベル期間に動作
する読出カウンタの各出力をそれぞれバツフアメ
モリのアドレスデータ端子に接続してバツフアメ
モリの各ビツトを順次読み出し、点灯位相制御デ
ータが得られたとき対応する照明負荷のスイツチ
ング素子を点弧せしめてなる調光装置において、
交流電源を降圧整流した脈流電圧を予め設定され
た基準電圧と比較して交流電源のゼロクロス付近
で出力をＨレベルとするコンパレータ回路と、上
記脈流電圧を入力とし交流電源に重畳されたひげ
状ノイズを検出してひげ状ノイズが発生している
期間にのみ出力をＬレベルとするノイズ検出回路
と、コンパレータおよびノイズ検出回路の出力の
論理積を出力するアンド回路とを具備し、アンド
回路の出力を上記電源同期信号としたことを特徴
とする調光装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11204379A JPS5636886A (en) | 1979-08-31 | 1979-08-31 | Dimmer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11204379A JPS5636886A (en) | 1979-08-31 | 1979-08-31 | Dimmer |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5636886A JPS5636886A (en) | 1981-04-10 |
| JPS6241392B2 true JPS6241392B2 (ja) | 1987-09-02 |
Family
ID=14576580
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11204379A Granted JPS5636886A (en) | 1979-08-31 | 1979-08-31 | Dimmer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5636886A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59111293A (ja) * | 1982-12-15 | 1984-06-27 | 松下電工株式会社 | 調光回路 |
-
1979
- 1979-08-31 JP JP11204379A patent/JPS5636886A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5636886A (en) | 1981-04-10 |
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